[发明专利]晶圆良率监测方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种晶圆良率监测方法。

背景技术

半导体晶圆的良率是产品能否进入量产的关键，也是量产订单能否增加的关键指标，因此在半导体制程中，为确保晶圆的品质与稳定性，需要对晶圆进行良率测试。而对于逻辑性产品，如处理器、接口等，由于其自身特性的限制，当出现问题时难以快速定位并确认失效位置，也就无法快速找到失效原因，如此会造成大量的损失。

逻辑性产品开发经常会遇到设计与制程余量不足造成的失效，而由设计规则检查(Design Rule Check，DRC)所获得的余量不足区域（不满足设计规则的违反结果)的审查是通过人工的方法判定，检测时间较长且主观性较大，很可能会忽略需要进行修改的不满足设计规则的违反结果。此外，对于这种失效的检测若采用常规手段如晶圆可接受度测试（wafer acceptance test，WAT）难以发现问题，这是因为WAT测试的测量对象为单一的晶体管(如单一的NMOS或PMOS)，而不是已经组合好的逻辑门电路)，所以无法得知逻辑性产品是否设计正确。

由于因设计与制程余量不足这一问题所造成的失效已经成为逻辑性产品从开发到量产过程中良率提升的瓶颈。针对该类问题，有必要提出一种新的用于监测该类问题的良率监测方法。

发明内容

本发明的主要目的旨在提供一种良率监测方法，能够快速判断是否存在违反设计规则检查的情况，以达到提升良率，缩短开发周期，快速进入量产的目的。

为达成上述目的，本发明提供一种良率监测方法，包括以下步骤：

步骤S1：通过设计规则检查查找芯片版图中违反设计规则的图形结构；

步骤S2：将所述违反设计规则的图形结构分为多个类别并根据各所述类别中违反设计规则的图形结构的数量选取其中至少一个类别；

步骤S3：对选取的所述类别的图形结构评估其可造成的制程缺陷；

步骤S4：针对评估的所述制程缺陷设计相应的监测结构；以及

步骤S5：通过所述监测结构对芯片良率进行测试。

优选地，步骤S2中根据违反的所述设计规则的类型和/或所述图形结构的类型将所述违反设计规则的图形结构分为多个类别。

优选地，所述设计规则的类型包括图形结构的间距、图形结构的线宽、不同层的图形结构的对准度。

优选地，所述图形结构的类型包括有源区的图形结构、多晶硅层的图形结构、接触孔的图形结构检测结构以及位于有源区和多晶硅层间的中间层的图形结构。

优选地，所述监测结构设置于晶圆的切割道上。

优选地，所述监测结构包括测试引脚以及测试结构，所述测试结构具有与该监测结构所对应的违反设计规则的图形结构及其周边的图形结构相同的图形结构。

优选地，若步骤S3中对于选取的所述类别的图形结构，评估其造成的制程缺陷为多个，则步骤S4中针对每一个所述制程缺陷设计相应的监测结构。

优选地，所述监测结构的版图设计为正方形，其边长为20～30um。

本发明所提出的良率监测方法，通过将违反设计规则的图形结构分类并对具有最多违反规则数量的至少一类图形结构进行制程缺陷的预估及相应的监测结构的设计，可有针对性地对最容易产生问题的图形结构增加监测手段，节省了测试时间，提高了对设计规则检查的审查准确性，可达到快速提升良率，缩短开发周期，快速进入量产的效果。

附图说明

图1所示为本发明一实施例的良率监测方法的流程图；

图2～4所示为本发明一实施例的良率监测方法中设计监测结构的示意图；

图5所示为本发明一实施例的良率监测方法中监测结构的版图示意图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

图1为本发明提供的良率监测方法的流程示意图。如图所示，良率监测方法包括以下步骤：

步骤S1：通过设计规则检查查找芯片版图中违反设计规则的图形结构。