[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种减少形成高k-金属栅极时产生的金属残留的方法。

背景技术

在下一代集成电路的制造工艺中，对于互补金属氧化物半导体（CMOS）的栅极的制作，通常采用高k-金属栅极工艺。对于具有32nm以下工艺节点的CMOS而言，所述高k-金属栅极工艺通常为后栅极工艺，其实施过程为先高k介电层后金属栅极和后高k介电层后金属栅极两种。前者的实施过程包括：在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的界面层、高k介电层、覆盖层（capping layer）和牺牲栅极材料层构成；在伪栅极结构的两侧形成侧壁结构，再在半导体衬底上形成层间介电层，露出伪栅极结构的顶部，之后去除伪栅极结构中的牺牲栅极材料层，在侧壁结构之间留下的沟槽内依次沉积功函数金属层（workfunction metal layer）、阻挡层（barrier layer）和浸润层（wetting layer）；进行金属栅极材料（通常为铝）的填充。后者的实施过程包括：在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的牺牲介电层和牺牲栅极材料层构成；在伪栅极结构的两侧形成侧壁结构，再在半导体衬底上形成层间介电层，露出伪栅极结构的顶部，之后去除伪栅极结构中的牺牲介电层和牺牲栅极材料层，在侧壁结构之间留下的沟槽内依次沉积界面层、高k介电层、覆盖层、功函数金属层、阻挡层和浸润层；进行金属栅极材料（通常为铝）的填充。

上述工艺过程均需实施两次化学机械研磨过程，第一次是在形成层间介电层后实施，第二次是在填充金属栅极材料后实施。为了更好地提升伪栅极结构间层间介电层的填充能力，层间介电层的材料通常选用HARP（一种氧化物）。由于HARP的机械强度较差，实施第一次化学机械研磨时，位于空旷区域的层间介电层容易产生如图1A中示出的微小的刮伤缺陷100，这是因为该部分层间介电层的顶部面积较大，且缺少位于层间介电层下方的蚀刻停止层对其经受研磨时所起的保护作用。后续形成金属栅极材料后实施第二次化学机械研磨时，这些微小的刮伤缺陷100处的金属薄膜不易去除干净，成为金属薄膜残留，进而造成后续形成的分别连通金属栅极和器件源/漏区的接触塞之间的连通，导致器件短路问题。

为了解决这一问题，现有的方法是实施第二次化学机械研磨时通过增加研磨时间来将形成有金属薄膜残留的层间介电层去除，这同时会导致最终形成的高k-金属栅极结构的高度的降低，进而影响器件的性能。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有伪栅极结构，在所述伪栅极结构的两侧形成有侧壁结构；形成覆盖所述伪栅极结构和所述侧壁结构的层间介电层，并执行化学机械研磨直至露出所述伪栅极结构的顶部；去除所述伪栅极结构，在形成的沟槽中形成高k-金属栅极结构；执行化学机械研磨直至露出所述层间介电层；去除位于所述层间介电层上的金属残留物。

进一步，去除所述金属残留物包括下述步骤：形成覆盖所述高k-金属栅极结构区域的图案化的光刻胶层；以所述光刻胶层为掩膜，实施回蚀刻以去除所述金属残留物；采用灰化工艺去除所述光刻胶层。

进一步，所述光刻胶层中的开口的宽度大于0.2微米。

进一步，所述回蚀刻为干法蚀刻或者湿法蚀刻，且所述回蚀刻对所述金属残留物和所述层间介电层的构成材料的蚀刻选择比大于5:1。

进一步，所述伪栅极结构包括自下而上层叠的牺牲栅介电层和牺牲栅电极层，所述高k-金属栅极结构包括自下而上堆叠而成的界面层、高k介电层、覆盖层、阻挡层、功函数设定金属层、浸润层和金属栅极材料层。

进一步，去除所述金属残留物之后，还包括形成另一层间介电层的步骤，以覆盖所述高k-金属栅极结构。

进一步，所述另一层间介电层的厚度大于500埃。

进一步，形成所述另一层间介电层之后，还包括下述步骤：执行化学机械研磨以研磨所述另一层间介电层，以使其表面平整；形成分别连通所述高k-金属栅极结构和所述半导体器件的源/漏区的接触塞。

根据本发明，可以在不降低所述高k-金属栅极结构的高度的前提下，有效去除形成所述高k-金属栅极结构中的金属栅极材料层后执行化学机械研磨的过程中所形成的金属残留物。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。