[发明专利]P型沟道闪存器件及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种P型沟道闪存器件及其制造方法。

背景技术

在半导体器件中非易失存储器（Non-volatile Memory,NVM）的应用十分广泛，其特点是在断电后仍可保存存储的数据。最早的非易失存储器为可擦写可编程只读存储器（Erasable Programmable Read Only Memory,EPROM），其编程采用热电子注入，擦除采用UV紫外光。但是，所述可擦写可编程只读存储器需用石英玻璃进行UV紫外光擦除，成本高昂。

为了降低制造成本，现利用FN隧穿效应进行电学擦除的电可擦可编程只读存储器（Electrically Erasable Programmable Read Only Memory,EEPROM），当电子注入并存储于浮栅中时代表信息“0”；当电子从浮栅中被擦除时代表信息“1”。显然地，所述电可擦可编程只读存储器较可擦写可编程存储器成本低，但是所述电可擦可编程只读存储器的编程和擦除需逐字节（Byte）进行，速度过低。

为了提高器件读取速度，在所述电可擦可编程只读存储器的器件结构上进行了电路设计改进，并研发出现有常用的快闪存储器（Flash EEPROM），使得多个存储单元（Cell）能同时进行编程和擦除。

所述现有的快闪存储器和EEPROM一样，编程均采用热电子注入方式（Channel Hot Electron Injection,CHEI）。为了产生热电子，通常要求在所述栅极和所述漏极施加高电压。由于热电子注入本身的物理特性，其耗电大，载流子注入效率低，与当今市场之低功耗的需求严重相悖，故而缺陷被进一步凸显。另一方面，为了提高载流子注入效率，本领域技术人员提出了利用分栅结构的源端热电子注入方法（Source-side Channel Hot Electron,SSCHE），及利用FN隧穿进行编程的2T闪存单元。但是，所述工艺技术均采用N型沟道的闪存器件。

P型沟道快闪存储器最早由Hsu.,et al等提出，所述P型沟道快闪存储器与所述传统的N型沟道快闪存储器不同，所述传统的N型沟道快闪存储器工作是在电流饱和区间，而所述P型沟道快闪存储器是工作在反偏区，故功耗大为下降。同时所述P型沟道快闪存储器利用电子隧穿效应，读取速度快，在当今具有越来越重要的市场应用前景。

显然地，作为本领域技术人员容易理解地，为了进行技术推广和满足市场需求，所述P沟道快闪存储器在提高存储密度，改善器件之电压耦合效率（Couple Ratio），以及加快器件读取速度等方面还有待进一步提高。

故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明一种P型沟道闪存器件及其制造方法。

发明内容

本发明是针对现有技术中，传统的P沟道快闪存储器在提高存储密度，改善器件之电压耦合效率（Couple Ratio），以及加快器件读取速度等方面还有待进一步提高等缺陷提供一种P型沟道闪存器件。

本发明之又一目的是针对现有技术中，传统的P沟道快闪存储器在提高存储密度，改善器件之电压耦合效率（Couple Ratio），以及加快器件读取速度等方面还有待进一步提高等缺陷提供一种P型沟道闪存器件的制造方法。

为了解决上述问题，本发明提供一种P型沟道闪存器件，所述P型沟道闪存器件包括：N阱，所述N阱设置在晶向为<110>的P型硅片上；浮栅，所述浮栅与所述N阱通过所述遂穿氧化层间隔设置；P型掺杂源极区和P型掺杂漏极区，所述P型掺杂源极区和P型掺杂漏极区分别设置在所述浮栅之两侧；控制栅极，所述控制栅极通过所述ONO介电氧化层间隔设置在所述浮栅上。

可选地，所述遂穿氧化层的厚度范围为6～12nm，所述浮栅的厚度为60～120nm，所述控制栅极的厚度为150～250nm，所述浮栅和所述控制栅极之间的ONO介电氧化层的厚度为10～20nm。

可选地，所述源极区注入BF₂，所述漏极区注入B。

为实现本发明之又一目的，本发明提供一种P型沟道闪存器件之制造方法，所述方法包括：

执行步骤S1：通过离子注入工艺形成所述N阱，并在所述N阱上依次沉积形成所述遂穿氧化层、第一多晶硅浮栅结构和氮化硅层；

执行步骤S2：通过干法刻蚀工艺形成所述浅沟槽隔离；

执行步骤S3：通过所述高深宽比工艺（High Aspect Ratio Process,HARP）对所述浅沟槽隔离进行二氧化硅介质层填充；