[发明专利]P型沟道闪存器件及其制造方法

权利要求书

1.一种P型沟道闪存器件，其特征在于，所述P型沟道闪存器件包括：

N阱，所述N阱设置在晶向为<110>的P型硅片上；

浮栅，所述浮栅与所述N阱通过所述遂穿氧化层间隔设置；

P型掺杂源极区和P型掺杂漏极区，所述P型掺杂源极区和P型掺杂漏极区分别设置在所述浮栅之两侧；

控制栅极，所述控制栅极通过所述ONO介电氧化层间隔设置在所述浮栅上。

2.如权利要求1所述的P型沟道闪存器件，其特征在于，所述遂穿氧化层的厚度范围为6～12nm，所述浮栅的厚度为60～90nm，所述控制栅极的厚度为150～250nm，所述浮栅和所述控制栅极之间的ONO介电氧化层的厚度为10～20nm。

3.如权利要求1所述的P型沟道闪存器件，其特征在于，所述源极区注入BF₂，所述漏极区注入B。

4.一种如权利要求1所述的P型沟道闪存器件之制造方法，其特征在于，所述方法包括：

执行步骤S1：通过离子注入工艺形成所述N阱，并在所述N阱上依次沉积形成所述遂穿氧化层、第一多晶硅浮栅结构和氮化硅层；

执行步骤S2：通过干法刻蚀工艺形成所述浅沟槽隔离；

执行步骤S3：通过所述高深宽比工艺（High Aspect Ratio Process,HARP）对所述浅沟槽隔离进行二氧化硅介质层填充；

执行步骤S4：通过湿法刻蚀部分去除所述二氧化硅介质层，并沉积所述ONO（Oxide-Nitride-Oxide）介电氧化层；

执行步骤S5：在所述第一多晶硅浮栅结构和所述ONO介电氧化层之异于所述N阱的一侧淀积所述第二多晶硅控制栅结构；

执行步骤S6：通过干法刻蚀工艺对所述第二多晶硅控制栅结构进行刻蚀形成所述控制栅极，对所述第一多晶硅浮栅结构进行刻蚀形成所述浮栅；

执行步骤S7：在所述浮栅之源极区和所述漏极区分别注入不同剂量之P型掺杂，以完成所述P型沟道闪存器件的制造。

5.如权利要求4所述的P型沟道闪存器件之制造方法，其特征在于，所述N阱采用磷离子注入，共计三道注入。

6.如权利要求4所述的P型沟道闪存器件之制造方法，其特征在于，所述遂穿氧化层和所述ONO（Oxide-Nitride-Oxide）介电氧化层均采用原位蒸汽生成法（In-Situ Steam Generation,ISSG）工艺。

7.如权利要求4所述的P型沟道闪存器件之制造方法，其特征在于，所述二氧化硅介质层的部分刻蚀量以不因刻蚀过少使得电压耦合效率不够，不因刻蚀过多降低器件的隔离效果为限。

8.如权利要求4所述的P型沟道闪存器件之制造方法，其特征在于，所述源极区注入BF₂，所述漏极区注入B，在离子注入完毕后进行退火，实现离子激化，以完成所述P型沟道闪存器件的制造。