[发明专利]一种针对CCSDS规范7/8码率LDPC的高速编码装置及编码方法

说明书

技术领域

本发明属于通信编码技术领域，涉及一种针对CCSDS规范7/8码率LDPC的高速编码装置及编码方法。

背景技术

LDPC码(低密度奇偶校验码)是一种线性分组码，可由其校验矩阵唯一确定。由于LDPC码有近香农极限的纠错性能、译码复杂度低、结构灵活等优点，受到了人们的广泛关注，并成功应用到了多个行业标准，如第二代卫星数字电视广播DVB-S2中采用了BCH码和LDPC码级联的方案，CCSDS（空间数据系统咨询委员会）发布的131.1.0-2标准也推荐了LDPC码。

LDPC码可分为随机构造的LDPC码和结构化构造的LDPC码两大类。随机构造的LDPC码有良好的纠错性能，但难以进行简单的编译码，很难用于实际应用中。结构化构造的LDPC码可以实现线性时间编码和简单译码，硬件实现也较容易，且通过设计也可获得较好的纠错性能。CCSDS建议书推荐的LDPC码也是一种具有准循环结构的结构化LDPC（QC-LDPC）码。本课题主要针对的是符合CCSDS规范的高速LDPC编码。CCSDS规范构造的LDPC码具有良好的结构特性，可以将LDPC码校验矩阵形式转换为生成矩阵形式。(8176,7154)LDPC码的生成矩阵G是系统的循环矩阵结构，由7154x7154的单位阵和2列511x511的循环子矩阵组成，每一列包含14个循环阵。

目前，针对准循环结构化LDPC的现有编码技术一种是基于寄存累加的串行编码（SRAA）。其完成一组编码所需的时钟周期数等于LDPC码的信息序列长度，编码过程耗时过长，难以适应高信息速率的通信系统。另一种是将上述SRAA算法简单并行化，使用多个重复的并行结构，虽然能够支持高速数据传输，但是资源开销过大，随着对编码速率要求的增高，这种方法也越来越难以在实际中应用。而现有的专门针对CCSDS的方案使用了较多的资源，同时支持的并行度也不高。

发明内容

本发明解决的技术问题是：提供了一种针对CCSDS规范7/8码率LDPC的高速编码装置，适用于符合CCSDS规范的高速信息传输装置中，可提升通信系统的传输带宽和对大数据通信的支持能力。同时，本发明还提供了一种高速LDPC编码方法。所述的高速LDPC编码装置和方法支持CCSDS规范里7/8码率的LDPC高速并行编码。

本发明的技术解决方案如下：

一种针对CCSDS规范7/8码率LDPC的高速编码装置，包括：待编码信息处理单元和向量循环矩阵处理单元，待编码信息处理单元中包括RAM控制器和14个并行RAM存储器，向量循环矩阵处理单元中包括一级寄存缓冲器、二级寄存缓冲器和多个循环移位寄存器；

RAM控制器将外部输入的M<14位并行待编码信息数据同时存储到14个并行RAM存储器中，每个RAM存储器中均存储M<14位并行待编码信息数据；每个RAM存储器中达到半满时，同时对14个RAM进行读出，每个RAM一次读出1比特数据，形成14比特的并行数据并送入向量循环矩阵处理单元中，所述14比特的并行数据与向量循环矩阵处理单元中的多个循环移位寄存器中的数据进行按位异或，按位异或后分别存入两个一级寄存缓冲器内，两个一级寄存缓冲器内的数据再同时输出并进行异或后进入二级寄存缓冲器中形成校验信息比特，即实现了LDPC的高速编码。

所述循环移位寄存器的数量与CCSDS规范7/8码率LDPC的生成矩阵的行块数相同，均为14。

一种基于权利要求1中高速编码装置的LDPC编码方法，包括以下步骤：

（1）RAM控制器将外部输入的M<14位并行待编码信息数据同时存储到14个并行RAM存储器中，每个RAM存储器中均存储M<14位并行待编码信息数据；

（2）每个RAM存储器中达到半满时，同时对14个RAM进行读出，每个RAM一次读出1比特数据，形成14比特的并行数据并送入向量循环矩阵处理单元中；

（3）在向量循环矩阵处理单元内，各个输入的并行数据分别与2个循环移位寄存器中的2*511比特长的向量进行按位异或，形成1022长的比特向量；输入的14比特并行数据产生14个1022长的比特向量；

（4）将所述14个1022长的比特向量分成2组，每组7个1022长的比特向量，组内各个1022长的比特向量之间进行按位异或后分别存入两个一级寄存缓冲器内；

（5）两个一级寄存缓冲器内的数据同时输出并进行异或后送入二级寄存缓冲器中进行累加，511个时钟周期以后，累加的结果形成校验信息比特输出，即实现了LDPC的高速编码。