[发明专利]一种针对CCSDS规范7/8码率LDPC的高速编码装置及编码方法

权利要求书

1.一种针对CCSDS规范7/8码率LDPC的高速编码装置，其特征在于包括：待编码信息处理单元和向量循环矩阵处理单元，待编码信息处理单元中包括RAM控制器和14个并行RAM存储器，向量循环矩阵处理单元中包括一级寄存缓冲器、二级寄存缓冲器和多个循环移位寄存器；

RAM控制器将外部输入的M<14位并行待编码信息数据同时存储到14个并行RAM存储器中，每个RAM存储器中均存储M<14位并行待编码信息数据；每个RAM存储器中达到半满时，同时对14个RAM进行读出，每个RAM一次读出1比特数据，形成14比特的并行数据并送入向量循环矩阵处理单元中，所述14比特的并行数据与向量循环矩阵处理单元中的多个循环移位寄存器中的数据进行按位异或，按位异或后分别存入两个一级寄存缓冲器内，两个一级寄存缓冲器内的数据再同时输出并进行异或后进入二级寄存缓冲器中形成校验信息比特，即实现了LDPC的高速编码。

2.根据权利要求1所述的一种针对CCSDS规范7/8码率LDPC的高速编码装置，其特征在于：所述循环移位寄存器的数量与CCSDS规范7/8码率LDPC的生成矩阵的行块数相同，均为28。

3.一种基于权利要求1中高速编码装置的LDPC编码方法，其特征在于包括以下步骤：

（1）RAM控制器将外部输入的M<14位并行待编码信息数据同时存储到14个并行RAM存储器中，每个RAM存储器中均存储M<14位并行待编码信息数据；

（2）每个RAM存储器中达到半满时，同时对14个RAM进行读出，每个RAM一次读出1比特数据，形成14比特的并行数据并送入向量循环矩阵处理单元中；

（3）在向量循环矩阵处理单元内，各个输入的并行数据分别与2个循环移位寄存器中的2*511比特长的向量进行按位异或，形成1022长的比特向量；输入的14比特并行数据产生14个1022长的比特向量；

（4）将所述14个1022长的比特向量分成2组，每组7个1022长的比特向量，组内各个1022长的比特向量之间进行按位异或后分别存入两个一级寄存缓冲器内；

（5）两个一级寄存缓冲器内的数据同时输出并进行异或后送入二级寄存缓冲器中进行累加，511个时钟周期以后，累加的结果形成校验信息比特输出，即实现了LDPC的高速编码。

4.根据权利要求3所述的一种高速编码装置的LDPC编码方法，其特征在于：所述步骤（2）中同时对14个RAM进行读出，每个RAM一次读出1比特数据具体为：

同时对14个RAM进行读出，每个RAM一次读出1比特数据，相邻两个RAM的起始读取地址之间相差511。

5.根据权利要求3所述的一种高速编码装置的LDPC编码方法，其特征在于：所述循环移位寄存器的数量与CCSDS规范7/8码率LDPC的生成矩阵的行块数相同，均为28。

6.根据权利要求3所述的一种高速编码装置的LDPC编码方法，其特征在于：循环移位寄存器中存储的内容与CCSDS规范7/8码率LDPC的生成矩阵的行块中的内容相同，为511比特长的向量。