[发明专利]存储器时序参数的测量装置、方法及存储器芯片有效
申请号: | 201410100910.7 | 申请日: | 2014-03-18 |
公开(公告)号: | CN103839590A | 公开(公告)日: | 2014-06-04 |
发明(设计)人: | 刘慧;齐子初 | 申请(专利权)人: | 龙芯中科技术有限公司 |
主分类号: | G11C29/08 | 分类号: | G11C29/08;G11C29/10 |
代理公司: | 北京同立钧成知识产权代理有限公司 11205 | 代理人: | 刘芳 |
地址: | 100095 北京市海淀*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 存储器 时序 参数 测量 装置 方法 芯片 | ||
1.一种存储器时序参数的测量装置,其特征在于,包括:扫描链和时钟控制模块;其中,
所述扫描链包括设置在存储器所在芯片上的至少一组扫描触发组,每组扫描触发组分别对应于所述存储器的一个待测端口,所述扫描触发组包括至少一个扫描触发器;至少一个所述扫描触发器串联以构成所述扫描触发组,至少一个所述扫描触发组串联以构成所述扫描链;所述扫描链,用于为所述存储器提供测试信号;所述测试信号,包括写配置信息和读配置信息,用于指示所述存储器根据所述写配置信息执行写操作,根据所述读配置信息执行读操作;
所述时钟控制模块,分别与所述扫描链和所述存储器连接,用于为所述扫描链提供第一时钟信号,为所述存储器提供第二时钟信号,并在所述存储器执行写操作或读操作时通过调整所述第一时钟信号的捕获期与所述第二时钟信号的捕获期之间的延迟来更新所述第二时钟信号,直到所述存储器的执行时序由满足到不满足,根据调整的延迟确定所述待测端口的时序参数。
2.根据权利要求1所述的装置,其特征在于,所述装置还包括设置在所述扫描链与所述存储器之间的输入控制模块;
所述时钟控制模块,还用于为所述输入控制模块提供第三时钟信号,所述第三时钟信号为与所述第一时钟信号相比没有移位期的时钟信号;
所述输入控制模块,用于在所述第三时钟信号的捕获期捕获所述扫描链当前存储的数据,在所述第二时钟信号的捕获期为所述存储器提供所述输入控制模块当前存储的数据。
3.根据权利要求2所述的装置,其特征在于,所述输入控制模块包括与所述存储器的输入端口一一对应的控制触发组;所述控制触发组包括至少一个控制触发器。
4.根据权利要求1-3任一项所述的装置,其特征在于,
所述扫描链,包括第一子扫描链和第二子扫描链,所述第一子扫描链的输入端作为所述扫描链的输入端,所述第一子扫描链的输出端与所述第二子扫描链的输入端连接,所述第二子扫描链的输出端作为所述扫描链的输出端;
所述第一子扫描链包括至少一个第一扫描触发组,所述第一扫描触发组对应于所述存储器的写使能端口,所述第一扫描触发组均为第一时钟沿触发;
所述第二子扫描链包括至少一个第二扫描触发组,所述第二扫描触发组对应于所述存储器端口中除所述写使能端口以外的端口,所述第二扫描触发组均为第二时钟沿触发,所述第二时钟沿与所述第一时钟沿同属一个时钟周期且所述第二时钟沿位于所述第一时钟沿之前;
所述装置还包括维持控制模块;
所述维持控制模块与所述扫描链连接,用于发送维持控制信号给所述扫描链以控制扫描链在第一时钟信号的捕获期根据所述维持控制信号更新所述第二扫描触发组存储的数据,并更新所述第一扫描触发组存储的写使能信号为写使能无效。
5.根据权利要求4所述的装置,其特征在于,所述维持控制模块,包括:第一控制单元和译码器;其中,
所述第一控制单元的输出端与每个第一扫描触发组的输入端连接,用于给所述第一子扫描链提供写使能无效的写使能信号;
所述译码器的输入端,用于接收待测端口信息,所述译码器包括与所述第二子扫描链中第二扫描触发组一一对应的输出端,所述译码器的每个输出端通过一二选一选择器与每个第二扫描触发组的输入端连接,所述译码器的输出端与所述二选一选择器的控制端连接,所述二选一选择器的第一输入端通过反相器与所述二选一选择器对应的第二扫描触发组的输出端连接,所述二选一选择器的第二输入端与所述二选一选择器对应的第二扫描触发组的输出端直接连接。
6.根据权利要求4所述的装置,其特征在于,所述输入控制模块中与所述存储器的写使能端口对应的控制触发组均为第一时钟沿触发;
所述输入控制模块中与所述存储器除所述写使能端口以外的端口对应的控制触发组均为第二时钟沿触发。
7.根据权利要求1所述的装置,其特征在于,所述扫描链包括第三子扫描链,所述第三子扫描链包括至少一个第三扫描触发组;所述第三扫描触发组对应于所述存储器的输出端口;
所述第三扫描触发组,用于对执行读操作所获取的读取数据进行捕获,并将所述读取数据移位至片外设备,以使所述片外设备对所述读取数据与在执行读操作之前执行的写操作所写入的写入数据进行比较,当所述读取数据与所述写入数据不相同时,所述存储器的执行时序由满足到不满足。
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