[发明专利]锁相环电路和锁相环电路中的相位比较方法

说明书

技术领域

本文中的公开内容一般涉及锁相环（PLL）电路和PLL电路中的相位比较方法。

背景技术

PLL（锁相环）电路中生成的信号的相位噪声特性用作表示信号的纯度的指标。由于相位噪声是影响无线装置的性能的特性，因此PLL电路的相位噪声是重要的性能指标。

一般地，PLL电路包括相位比较器、环路滤波器、VCO（压控振荡器）和分频器。分频器以分频比N对从VCO输出的振荡信号进行分频以生成分频信号。相位比较器将来自参考振荡器的参考信号的相位与分频信号的相位进行比较，并且输出表示相位比较结果的信号。环路滤波器计算表示相位比较结果的信号的积分，并且将具有根据积分结果的电压电平的电压信号提供到VCO。VCO以根据该电压信号的频率进行振荡。在VCO根据环路滤波器生成的电压信号进行振荡时，如果参考信号与分频信号之间的频率差为零，则电压信号收敛于特定电压，并且PLL电路转变为锁定状态。

图1是示出PLL电路中的典型相位噪声特性的示意图。横轴表示频率，并且纵轴表示相位噪声功率。f₀是PLL电路的振荡频率。PLL的相位噪声可以被分类为区域10的相位噪声、区域11的相位噪声以及区域12的相位噪声。在区域10的相位噪声中，参考振荡器处的相位噪声占主导。在区域11的相位噪声中，相位比较器处的相位噪声占主导。在区域12的相位噪声中，VCO处的相位噪声占主导。注意，相位噪声是由于诸如电阻器的热噪声、流过有源元件的电流的波动等主要原因而生成的。

在上述相位噪声中，区域11的相位噪声对无线装置的性能具有较大影响。该区域11的相位噪声或者SPLL在理论上可以由以下公式来表示。

S_PLL≈S_PD/K_d²·N²···(1)

其中，S_PD表示相位比较器的输出噪声，K_d表示相位比较器的增益，并且N表示分频器的分频比。如上，三个主要因素确定了区域11的相位噪声。从以上公式（1）可以理解，区域11的相位噪声可以通过使得分频比N更小来减小。

在一般的PLL电路中，参考信号和分频信号被设置为相同频率。与此相反，为了通过使得分频比N更小而减小区域11的相位噪声，存在排列多个或M个相位比较器以将分频比N减小至1/M的技术（例如，参见非专利文献1）。在该技术中，基于具有周期T的参考信号生成M个参考信号，以使得所生成的M个参考信号具有周期T并且各自顺序地偏移了时间间隔T/M。这M个相位比较器中的每一个均在这M个参考信号中的每一个的沿与具有周期T/M的分频信号的对应沿之间执行相位比较。结果，在顺序地偏移了T/M的定时获得这多个（M个）相位比较器的输出。然后，通过利用SUM电路叠加这些输出，获得具有周期T/M的相位比较结果。这使得可以生成频率比参考信号大N倍的振荡信号、同时分频比被设置为N/M并且相位噪声减小了1/M2倍而更小。

然而，该技术具有以下问题：延迟电路的电路面积和功耗大；并且SUM电路的电路面积和功耗也大。

[现有技术文献]

[专利文献]

[专利文献1]日本早期公开专利公布第3-58546号

[非专利文献]

[非专利文献1]Tsutsumi,Koji,Takahashi,Yoshinori,Komaki,Masahiko,Taniguchi,Eiji,Shimozawa,Mitsuhiro,"A low noise multi-PFD PLL with timing shift circuit",Microwave Symposium Digest(MTT),2012IEEE MTT-S International,On page(s):1-3

发明内容

鉴于上述，期望具有利用简单电路减小相位噪声的PLL电路。

根据本发明的至少一个实施例，PLL电路包括：分频器，用于通过对振荡信号进行分频而生成具有周期T/M（其中，M是大于或等于2的整数）的分频信号；相位比较器，用于通过对M个参考信号与分频信号进行逻辑异或计算而生成相位比较结果，这M个参考信号具有周期T并且各自顺序地偏移了时间间隔T/2M；环路滤波器，用于使用相位比较结果作为输入而生成电压信号；以及压控振荡器，用于通过以根据电压信号的频率进行振荡而生成振荡信号。