[发明专利]过电压保护电路

说明书

技术领域

本发明涉及集成电路，更具体地讲，涉及过电压保护电路。

背景技术

通用串行总线(USB)3.0接口需要针对USB2的后向兼容性。另一方面，USB2.0输入/输出是利用3.3V信号发送而设计的。另一方面，USB3.0是使用分开的针脚的低压差分。由于互补金属氧化物半导体(CMOS)技术朝着更小的装置发展，3.3V器件的支持正变得更加难以实现并且对于32nm以下的所有技术增加处理步骤和成本。从片上系统的角度看，更多的集线器类型芯片功能正在移动到主线处理器或者更快的技术的节点集线器芯片上。因此，需要把USB2.0和USB3.0集成到裸芯片（die）上。

为了逻辑性能而调整先进技术，并且通常为其它应用提供第二厚氧化物器件。随着基底技术更积极地发展，厚氧化物倾向于具有更低电压支持。例如，许多32nm厚氧化物器件是标称1.8V器件。然而，这种1.8V器件通常不适合与在USB2.0中使用的3.3V电路一起使用。

发明内容

在本发明的第一方面，有一种电路，该电路包括：多个第一晶体管，串联连接在焊垫和地之间。该电路还包括：多个第二晶体管，串联连接在所述焊垫和供给电压之间。该电路还包括：控制电路，对于所述多个第一晶体管中的每一个以及所述多个第二晶体管中的每一个施加相应的偏置电压。偏置电压被配置为：当焊垫的焊垫电压处于标称电压范围内时，断开所述多个第一晶体管并且断开所述多个第二晶体管；当焊垫电压增加到高于标称电压范围时，顺序地接通所述多个第一晶体管；并且当焊垫电压减小到低于标称电压范围时，顺序地接通所述多个第二晶体管。

在本发明的另一方面，存在一种电路，该电路包括：下拉电路，包括串联连接在通用串行总线(USB)电路的焊垫和地之间的第一PFET和第二PFET。该电路还包括：上拉电路，包括串联连接在所述焊垫和供给电压之间的第一NFET和第二NFET。该电路还包括：控制电路，该控制电路：在焊垫上的过电压状况期间顺序地接通第一PFET和第二PFET；并且在焊垫上的欠压状况期间顺序地接通第一NFET和第二NFET。焊垫电压具有标称最小值和标称最大值，并且第一PFET、第二PFET、第一NFET和第二NFET中的每一个具有小于焊垫电压标称最大值的标称电压。

在本发明的另一方面，存在一种保护电路的方法，该方法包括：基于处于由标称最小值和标称最大值定义的范围内的通用串行总线(USB)电路的差分信号线的焊垫电压，断开第一PFET、第二PFET、第一NFET和第二NFET，其中第一PFET、第二PFET、第一NFET和第二NFET中的每一个具有小于标称最大值的标称电压。该方法还包括：通过基于焊垫电压增加到高于标称最大值而顺序地接通第一PFET和第二PFET来对焊垫电压进行箝位。该方法还包括：通过基于焊垫电压减小到低于标称最小值而顺序地接通第一NFET和第二NFET来对焊垫电压进行箝位。

在本发明的另一方面，提供一种有形地实现在机器可读存储介质中以用于设计、制造或测试集成电路的设计结构。该设计结构包括本发明的结构。在另外的实施例中，在机器可读数据存储介质上编码的硬件描述语言(HDL)设计结构包括元件，所述元件当在计算机辅助设计系统中处理时产生用于在包括本发明的结构的时钟分配网络中重复利用能量的电路的机器可执行表示。在另外的实施例中，提供一种用于产生保护电路的功能设计模型的计算机辅助设计系统中的方法。该方法包括产生保护电路的构成元件的功能表示。

附图说明

通过本发明的示例性实施例的非限制性例子，参照标注的多个附图在下面的详细描述中描述本发明。

图1显示具有根据本发明的各方面的电路的USB收发器模块；

图2显示施加于根据本发明的各方面的电路的过电压和欠电压测试波形；

图3-5显示根据本发明的各方面的电路的示图；

图6显示根据本发明的各方面的电路的操作的仿真数据；以及

图7是在半导体设计、制造和/或测试中使用的设计过程的流程图。

具体实施方式