[发明专利]形成用于图案化底层结构的掩膜层的方法

说明书

技术领域

一般而言，本公开关于半导体装置的制造，特别是关于形成用于图案化底层结构的掩膜层的各种方法。

背景技术

例如CPU、储存装置、ASIC(特定应用集成电路，application specific integrated circuits)等等的先进集成电路的制造需要依据特定的电路布局在给定芯片面积上形成大量的电路组件，譬如晶体管、电容器、电阻器等等。在使用，例如，MOS(金属氧化物半导体)技术的复杂集成电路制造过程中，例如N通道晶体管(N-channel transistor,NFET)及/或P通道晶体管(P-channel transistor,PFET)的数百万个晶体管被形成在包含结晶半导体层的基板上。场效晶体管，不论其是NFET晶体管或PFET晶体管，典型地包含掺杂的源极和漏极区域，其形成在半导体基板中并被沟道区域分开。栅极绝缘层设置在该沟道区域上，且导电栅极电极设置在该栅极绝缘层上。借由施加适当的电压给栅极电极，该沟道区域变为导电的，并允许电流从源极区域流到漏极区域。

为了增进场效晶体管(FET)的操作速度，以及增加在集成电路装置上的FET密度，装置设计者在过去数十年已经大量地降低了FET的物理尺寸。特别是，FET的沟道长度已经被显著地降低，其造成FET切换速度和电路的整体功能性的改良。未来更期待晶体管的沟道长度进一步地微缩(scaling)(缩小尺寸)。在晶体管的沟道长度的正在进行而持续的缩小改善了该晶体管以及使用此些晶体管所形成的集成电路的执行速度的同时，特征尺寸(feature size)进行中的缩小也引起了至少部分地抵销由此等特征尺寸缩小所获得的益处的问题。举例而言，当沟道长度降低，邻接的晶体管之间的间距同样降低，从而增加了单位面积的晶体管密度。此微缩也限制了导电接触组件和结构的尺寸，其具有增加它们的电阻的效果。一般来说，特征尺寸的缩小和增加的封装密度(packing density)使得在现代集成电路装置中的每一样东西都更加拥挤。

典型地，由于大量的电路组件以及现代集成电路所要求的复杂布局，个别电路组件的电性连接(electrical connection)无法建立在例如晶体管的该电路组件被制造的相同层次内。反之，现代集成电路产品具有多个所谓的金属化层(metallization layer)层次，其集体地包含用于该产品的“线路(wiring)”图案，也就是提供电性连接给晶体管和电路的导电结构，譬如导电通孔和导电金属线。一般而言，导电金属线用来提供层内(相同层)电性连接，而层间(层与层之间)连接或垂直连接称为通孔。简而言之，垂直方向的导电通孔结构提供在各个堆叠的金属化层之间的电性连接。因此，此等导电结构(例如，导线和通孔)的电阻成为集成电路产品的整体设计中的重大问题，因为这些组件的截面积对应地降低，其对于等效电阻和最终产品或电路的整体效能可能具有显著的影响。

改良各种金属化系统的功能性和效能也变成设计现代半导体装置的重要面向。这些改良中的一个例子反映于在集成电路装置中增加使用铜金属化系统以及在这些装置中使用所谓“低k(low-k)”介电材料(具有小于3的介电常数的材料)。相较于例如先前的金属化系统，其使用铝作为导线和通孔，铜金属化系统展现了改善的导电性。相较于其他具有较高介电常数的介电材料，使用低k介电材料倾向于借由降低串扰(crosstalk)来改善信噪比(signal-to-noise ratio,SN ratio)。然而，当相较于其他介电材料，低k介电材料倾向于较不耐金属迁移(metal migration)时，使用此低k介电材料可以是有问题的。

铜是一种难以使用传统掩膜和蚀刻技术直接蚀刻的材料。因此，在现代集成电路装置中的导电铜结构，例如，导线或通孔，典型地是使用习知的单或双大马士革技术(single or dual damascene technique)所形成。一般而言，大马士革技术包含(1)在绝缘材料层中形成沟槽/通孔、(2)沉积一层或多层相对薄的阻障或衬垫层(例如，TiN、Ta、TaN)、(3)遍及该基板以及在该沟槽/通孔中形成铜材料、以及(4)实行化学机械研磨制程以移除位于该沟槽/通孔之外的铜材料和阻障层的超出部分来定义最后的导电铜结构。典型地是在借由物理气相沉积在阻障层上沉积薄的导电铜种子层之后，借由实行电化学铜沉积制程来形成该铜材料。