[发明专利]3DIC互连装置和方法

说明书

技术领域

本发明总体涉及半导体工艺，更具体的，涉及3DIC互连装置和方法。

背景技术

由于各种电子组件（例如，晶体管、二极管、电阻器、电容器等）的集成密度的持续提高，半导体工业经历了快速发展。在大多数情况下，集成密度的这种提高来自于最小部件尺寸（例如，向亚20nm节点缩小半导体工艺节点）的反复减小，这允许更多的组件集成到给定区域中。随着最近对小型化、更高速度和更大带宽以及更低功耗和延迟的需求增长，对更小和更有创造性的半导体管芯的封装技术的需求也在增长。

随着半导体技术的进一步发展，堆叠半导体器件（例如，3D集成电路（3DIC））已经作为进一步减小半导体器件的物理尺寸的有效替代而出现。在堆叠半导体器件中，在不同半导体晶圆上制造诸如逻辑电路、存储器电路、处理器电路等的有源电路。两个或多个半导体晶圆可以安装在彼此的顶部上从而进一步减小半导体器件的形状因数。

两个半导体晶圆可以通过合适的接合技术接合在一起。通常使用的接合技术包括直接接合、化学活性接合、等离子体活性接合、阳极接合、共晶接合、玻璃熔块接合、粘合剂接合、热压缩接合、反应接合等。在堆叠的半导体晶圆之间可以提供电连接件。堆叠的半导体器件可以提供具有更小的形状因数的更高的密度，并且实现更高的性能和更低的功耗。

发明内容

为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种装置，包括：第一半导体芯片，包括第一衬底、多个第一介电层和在所述第一衬底上方的所述第一介电层中形成的多个第一金属线；第二半导体芯片，具有与所述第一半导体芯片的第一表面接合的表面，其中，所述第二半导体芯片包括第二衬底、多个第二介电层和在所述第二衬底上方的所述第二介电层中形成的多个第二金属线；导电插塞，从所述第一半导体芯片的第二表面延伸至所述第二半导体芯片中的所述多个第二金属线中的一个；以及多个内衬，插入在所述导电插塞和所述第一衬底之间，所述多个内衬中的至少一个不在所述导电插塞和所述多个第一介电层之间延伸。

在上述装置中，其中，所述导电插塞具有延伸穿过所述第一衬底的第一宽度和延伸穿过所述多个第一介电层的第二宽度，所述第一宽度大于所述第二宽度，从所述第一宽度到所述第二宽度的过渡形成凸缘。

在上述装置中，其中，所述导电插塞具有延伸穿过所述第一衬底的第一宽度和延伸穿过所述多个第一介电层的第二宽度，所述第一宽度大于所述第二宽度，从所述第一宽度到所述第二宽度的过渡形成凸缘；所述多个介电层中的至少一个沿着所述凸缘的表面延伸。

在上述装置中，其中，所述导电插塞在所述第一半导体芯片中的多个金属线中的两个之间延伸。

在上述装置中，进一步包括位于所述导电插塞和所述多个第一介电层的一个或多个之间的至少一个介电内衬。

在上述装置中，其中，所述导电插塞将所述第一半导体芯片中的所述多个第一金属线中的一个电连接至所述第二半导体芯片中的所述多个第二金属线中的一个。

在上述装置中，其中，所述导电插塞将所述第一半导体芯片中的所述多个第一金属线中的一个电连接至所述第二半导体芯片中的所述多个第二金属线中的一个；所述第一半导体芯片中的所述多个第一金属线中的一个具有凹槽。

根据本发明的另一个方面，提供了一种方法，包括：提供第一芯片，所述第一芯片具有衬底和多个介电层，所述多个介电层具有形成在其中的金属化层；将所述第一芯片的所述多个介电层的第一表面接合至第二芯片的表面；形成从所述衬底的背面延伸至所述多个介电层的第一开口；沿着所述第一开口的侧壁形成多个内衬；形成从所述第一开口的底部延伸穿过所述多个介电层至所述第二芯片中的金属化层的第二开口；以及在所述第一开口和所述第二开口中形成导电材料。

在上述方法中，其中，形成所述多个内衬包括：在所述第一衬底的背面上方和沿着所述第一开口的侧壁形成第一内衬；在所述第一内衬上方形成第二内衬；以及从所述第一内衬的最上表面去除所述第二内衬的至少一部分，从而使得间隔件型结构沿着所述第一开口的侧壁保留。

在上述方法中，其中，形成所述多个内衬包括：在所述第一衬底的背面上方和沿着所述第一开口的侧壁形成第一内衬；在所述第一内衬上方形成第二内衬；以及从所述第一内衬的最上表面去除所述第二内衬的至少一部分，从而使得间隔件型结构沿着所述第一开口的侧壁保留；使用覆盖蚀刻工艺至少部分地实施去除。