[发明专利]一种屏蔽栅结构的VDMOS晶体管

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种屏蔽栅结构的VDMOS晶体管。

背景技术

在功率半导体器件领域，以垂直双扩散工艺形成的纵向MOSFET称为垂直双扩散绝缘栅场效应晶体管，即VDMOSFET，简称VDMOS。因VDMOS具有开关速度快、输入阻抗高、频率特性好等特点，使其在空间系统中得到了广泛的应用。但由于空间环境中存在持续不断的重离子辐射，极易诱发VDMOS发生单粒子效应，从而使空间系统发生灾难性事故。因此，如何提高VMDOS器件抗单粒子能力受到了国内外专家的广泛研究。

当重离子轰击到硅片表面后，在其运动路径上会产生大量的电子空穴对。如图1所示，以传统的N沟道VDMOS为例，当处于阻断状态时，其体内的电场均指向阱区102及栅介质层104表面；在硅片受到轰击后，电子空穴对中的电子会从漏极113流出，而空穴会在空间电场的作用下向阱区102及栅介质层104表面下方流动，并在栅介质层104下方堆积。这个过程可能使VDMOS失效，根据失效机理的不同可分为SEB（Single Event Burnout，单粒子烧毁）效应和SEGR（Single Event Gate Rupture，单粒子栅穿）效应。图2为VDMOS器件发生SEB效应时的电流示意图，在电场的作用下，当流入阱区102的空穴电流使阱区102与源掺杂区101PN结表面压降超过0.7V时，就会使由源掺杂区101、阱区102和外延层120构成的寄生三极管开启，在外部条件允许的前提下，该寄生三极管会发生二次击穿，使电流密度过度集中导致器件烧毁。图3为VDMOS器件发生SEGR效应时的电流示意图，空穴在电场的作用下堆积在Si/SiO₂界面处，等效于在栅介质层104上附加一个瞬态电场，导致栅介质层104内电场超过临界击穿电场，发生栅介质层104击穿，失去栅控能力。

为了抑制VDMOS器件SEB效应的发生，现有技术提供了如下两种解决方案：1）通过提高阱区102掺杂浓度和增加阱区102的深度，来降低阱区102的分布电阻，从而降低器件受重粒子轰击时电流流经阱区102时产生的横向压降，这样抑制了由源掺杂区101、阱区102和外延层120构成的寄生三极管开启，达到了抑制SEB效应发生的目的；2）通过降低源掺杂区101的掺杂浓度，来降低由源掺杂区101、阱区102和外延层120构成的寄生三极管的增益，使其难以发生二次击穿，从而抑制SEB发生。但是，上述两种抑制SEB效应发生的方案存在如下缺点：1）阱区102通常通过扩散形成，增加其深度将造成其横向扩散同时增大，不利于电容的降低和芯片面积的减小；2）降低源掺杂区101的掺杂浓度不利于降低源区电阻和源极欧姆接触电阻，不利于器件导通电阻的降低。

为了抑制VDMOS器件SEGR效应的发生，现有技术提供了如下解决方案：通过增大阱区102深度并减小阱区102间距，来增强横向电场减小电流向栅介质层104界面流动，从而抑制SEGR效应发生。但是，这种抑制SEGR效应发生的方案在增大结型场效应晶体管（JFET）区107长度的同时减小了其宽度，不利于降低JFET区107电阻，从而不利于器件导通电阻的降低。

发明内容

为了解决现有抗单粒子加固技术不能同时兼顾VDMOS器件电性能和抗单粒子能力的问题，本发明提供了一种屏蔽栅结构的VDMOS晶体管，包括：第一导电类型衬底；覆盖所述衬底的第一导电类型外延层；位于所述外延层内的第一导电类型的源掺杂区；位于所述外延层内且环绕所述源掺杂区的第二导电类型的阱区；位于所述掺杂区边界与阱区边界间的表面沟道区；覆盖所述沟道区表面及阱区之间的栅介质层；覆盖所述栅介质层的多晶硅栅极；位于所述外延层表面的金属源电极和位于所述衬底背面的金属漏电极；其特征在于，还包括：位于所述栅介质层表面上方的绝缘介质层；垂直位于所述阱区下方且水平覆盖所述栅介质层上方无绝缘介质层部分的高浓度第二导电类型的电场屏蔽层；位于所述电场屏蔽层之间的第一导电类型的JFET区；所述绝缘介质层与电场屏蔽层构成屏蔽栅结构。

所述栅介质层由一种或多种绝缘材料混合构成；所述栅介质层的宽度为3-10um，厚度为50nm～150nm。

所述绝缘材料为SiO₂。

所述绝缘介质层由一种或多种绝缘材料混合构成；所述绝缘介质层的厚度为

所述电场屏蔽层通过高能离子注入方式实现；所述电场屏蔽层的深度为1.5μm～4.5μm，厚度为0.5μm～2μm；所述电场屏蔽层的间距小于所述绝缘介质层的宽度。