[发明专利]VDMOS的制造方法和VDMOS

说明书

本发明提供一种VDMOS的制造方法和VDMOS，方法包括：在N型外延层上依次生成栅氧化层、多晶硅层、P‑体区；在所述P‑体区注入N型杂质形成N型源区，所述N型源区包括N‑源区和N+源区；所述N+源区位于所述栅氧化层与N‑源区之间；在所述多晶硅层和所述栅氧化层上依次形成氧化层、P+区、介质层、接触孔和金属层，以使得所述金属层分别与所述N‑源区、N+源区、栅氧化层、氧化层、介质层中每层的侧面以及所述P+区相连接。本发明实施例有效解决了现有技术中，VDMOS的非箝位感性开关（UIS）能力低的技术问题。

技术领域

本发明涉及半导体技术领域，尤其涉及一种垂直双扩散金属氧化物半导体晶体管（Vertical Double-diffused MOSFET；简称：VDMOS）的制造方法和VDMOS。

背景技术

图1为现有技术中平面型VDMOS的结构原理图，如图1所示，为了提高非箝位感性开关（UIS）能力，即防止源区、体区和N型外延层三者形成的三极管导通，现有技术采用的方法为将源区与体区通过金属短接起来。

但是，从图1中获知，现有的VDMOS其非箝位感性开关UIS能力低，仍存在改善空间。例如：通常现有的VDMOS，其源区掺杂浓度较高，源区与P+区接触为N+P接触，该接触可增加上述三极管导通能力；上述情形都导致VDMOS的非箝位感性开关（UIS）能力下降。

发明内容

本发明提供一种VDMOS的制造方法和VDMOS，用于降低以源区、体区和N型外延层三者形成的三极管导通的导通能力，进而提高UIS能力。

一方面，本发明实施例提供一种VDMOS的制造方法，包括：

在N型外延层上依次生成栅氧化层、多晶硅层、P-体区；

在所述P-体区注入N型杂质形成N型源区，所述N型源区包括N-源区和N+源区；所述N+源区位于所述栅氧化层与N-源区之间；

在所述多晶硅层和所述栅氧化层上依次形成氧化层、P+区、介质层、接触孔和金属层，以使得所述金属层分别与所述N-源区、N+源区、栅氧化层、氧化层、介质层中每层的侧面以及所述P+区相连接。

另一方面，本发明实施例提供一种VDMOS，包括：N型衬底，在所述N型衬底上表面形成的N型外延层，在所述N型外延层上表面形成的栅氧化层，在所述栅氧化层上表面形成的多晶硅层，在所述N型衬底上形成的P-体区、由在所述P-体区注入N型杂质形成的N型源区，所述N型源区包括N-源区和N+源区；所述N+源区位于所述栅氧化层与N-源区之间；在所述P-体区内形成的P+体区，在所述P+体区上方形成的接触孔，以及在所述介质层的上表面、所述接触孔中以及所述N型衬底的下表面形成的金属层；

其中，所述金属层分别与所述N-源区、所述N+源区、所述栅氧化层、所述氧化层和所述介质层中每层的侧面及所述P+区相连接。

本发明提供的VDMOS的制造方法和VDMOS，将N型源区分为两部分；即在N型源区中靠近第一氧化层的部分区域内形成N+源区，在N型源区中远离第一氧化层的部分区域内形成N-源区。这种N型源区结构在保证其正常工作所需杂质浓度的前提下，使N型源区与体区接触面为低掺杂的N-源区与P型体区接触，有效降低了以源区-体区-外延层构成的寄生三极管的发射极注入效率，从而降低寄生三极管导通的可能，增强了VDMOS的UIS能力。

附图说明

图1为现有技术中的VDMOS的剖面结构示意图；

图2为本发明实施例提供的VDMOS的制造方法一个实施例的流程图；

图3a为本发明实施例中栅氧化层和多晶硅层的形成方法的示意图；

图3b为本发明实施例中P-体区的形成方法的示意图

图3c为本发明实施例中N型源区的形成方法的示意图；