[发明专利]双引线框架多芯片共同封装体的制造方法

说明书

技术领域

本发明涉及一种半导体封装结构和制造方法，特别涉及一种双引线框架多芯片共同封装体及其制造方法。

背景技术

功率金属氧化物半导体场效应晶体（metal-oxide-semiconductor field effect transistor，简称MOSFET）器件具有高集成密度、高可靠性、极低的静态漏电流和不断改进的功率处理能力，被广泛的应用在消费电子、计算机等领域。

现有技术中，如图1所示，在封装上管金属氧化物半导体场效应晶体管（HS MOSFET）2和下管金属氧化物半导体场效应晶体管（LS MOSFET）1时，将上管MOSFET2和下管MOSFET1分别设置在一引线框架芯片座4和芯片座3上，通过引线5分别连接下管MOSFET1和上管MOSFET2、下管MOSFET1的顶部接触区与芯片座3以及上管MOSFET2的底部接触区与芯片座3。

现有技术中，如图2所示，将表面安装型的电容11设置在半导体封装12的表面，以降低寄生电感。

在上述器件的封装中，通过引线连接芯片，增加了芯片之间的电阻和电感，另外在半导体封装表面设置电容器，增加了半导体封装的尺寸及成本。

发明内容

本发明的目的是提供一种双引线框架多芯片共同封装体及其制造方法，该封装结构将连接片用于芯片之间的连接及芯片与芯片座之间的连接，降低了芯片之间的电阻和电感，并且在封装中集成了一个旁路电容，降低了封装过程中的寄生电感，提高了整个器件的能量转换效率，并同时减小了半导体封装的尺寸，本发明的工艺操作简单，易操作，制造成本低。

为了达到上述目的，本发明的技术方案是：一种双引线框架多芯片共同封装体，其特点是，包括：

第一引线框架及第二引线框架，所述第一引线框架包括一个第一芯片座和多个外部引脚，所述第二引线框架包括一个第二芯片座和一个与第二芯片座一体构成的立体连接片；

分别具有数个顶部接触区及一底部接触区的第一芯片及第二芯片；所述第一芯片设置在第一芯片座上，所述第二芯片设置在第二芯片座上；所述第一芯片的底部接触区与第一芯片座电连接，所述第二芯片的底部接触区与第二芯片座电连接；

所述立体连接片连接第一芯片的一第一顶部接触区，使第一芯片与第二芯片座电学连接，从而使第一芯片的第一顶部接触区与第二芯片的底部接触区电学连通。

上述的双引线框架多芯片共同封装体，其中，

还包括一个顶部连接片，所述顶部连接片连接第二芯片的一顶部接触区及至少一外部引脚。

上述的双引线框架多芯片共同封装体，其中，

所述顶部连接片进一步延伸连接第一芯片的一第二顶部接触区。

上述的双引线框架多芯片共同封装体，其中，

所述多个芯片还包括具有一顶部接触区及一底部接触区的第三芯片,所述第三芯片设置在第一芯片座上,所述第三芯片的底部接触区与第一芯片座电连接；所述顶部连接片进一步延伸连接第三芯片的顶部接触区。

上述的双引线框架多芯片共同封装体，其中，

所述第一芯片为上管金属氧化物半导体场效应晶体管，所述第二芯片为下管金属氧化物半导体场效应晶体管，所述第三芯片为旁路电容。

一种双引线框架多芯片共同封装体，其特点是，包括：

两个引线框架，分别为第一引线框架及第二引线框架，所述第一引线框架包括一个第一芯片座和多个外部引脚，所述第二引线框架包括一个第二芯片座；

多个芯片，所述多个芯片分别具有顶部接触区及底部接触区；所述多个芯片进一步包括第一芯片、第二芯片及第三芯片；所述第一芯片及第三芯片设置在第一芯片座上，所述第二芯片设置在第二芯片座上，所述第一芯片及第三芯片的底部接触区分别与第一芯片座电学连接，所述第二芯片的底部接触区与第二芯片座电学连接，所述第一芯片和第二芯片还分别包括顶部栅接触区，第一芯片和第二芯片的栅接触区分别与第一引线框架的外部引脚连接；

一个顶部连接片，用于多芯片共同封装体内的连接，所述顶部连接片连接第二芯片的顶部接触区及外部引脚，并且所述顶部连接片同时连接第三芯片的顶部接触区；

所述第一芯片的顶部接触区与所述第二芯片座电学连接。

上述的双引线框架多芯片共同封装体，其中，通过引线连接第一芯片的顶部接触区与第二引线框架的内部引脚。

上述的双引线框架多芯片共同封装体，其中，所述第一芯片和第三芯片集成为一个芯片设置在第一引线框架上。