[发明专利]利用片上温差降低STT-MRAM功耗的缓存设计方法

说明书

技术领域

本发明涉及一种利用三维集成电路片上温差降低STT-RAM功耗的缓存设计方法，它是利用STT-RAM存储器件替代传统的SRAM器件作为芯片的缓存，根据磁性隧道结(MTJ）写入电流与温度的关系，提出了一种利用片上温差降低STT-RAM缓存(Cache)功耗的设计方法。属于非易失性存储器设计技术领域。

背景技术

随着工艺尺寸的不断进步，片上晶体管集成度越来越高。为了在给定功耗约束下，大幅度提高处理器的性能，多核处理器开始获得广泛应用。例如IBM Power7，Intel的酷睿系列处理器以及Tilera公司的Tile-GX系列处理器等。随着核数的增加，处理器对片上缓存容量和带宽的需求越来越大。随工艺尺寸的减小和缓存容量的增加，传统的基于SRAM的片上缓存技术静态功耗急剧增加。成为当今低功耗设计的一大挑战。

近年来，研究人员提出了自旋转移力矩磁性存储技术(STT-RAM)。与SRAM相比，该技术具有如下优势：

1.STT-RAM利用磁性隧道结(MTJ)存储数据，是一种非挥发性存储器件，即使断电，数据也不会丢失；

2.STT-RAM利用磁性材料而非电荷存储数据，几乎没有漏电流，具有极低的静态功耗；

3.STT-RAM存储单元的面积为SRAM的1/4，同样的面积可以集成更大容量的片上缓存，可以显著提高系统的性能。

因此，许多研究人员提出利用STT-RAM替代SRAM作为片上缓存。然而STT-RAM与SRAM相比也有一些缺点。首先，要往STT-RAM的存储单元中写入数据，需要一个较大的电流（几十微安至几百微安）；其次，写入时间较长（一般为十几到几十纳秒），远远高于SRAM。片上缓存与处理器核心的数据交互最为频繁，如果程序执行的过程中，需要频繁写数据到缓存。如果简单的将STT-RAM用于片上缓存，会导致写功耗和写延迟非常大，有可能抵消掉采用STT-RAM所带来的好处。因此，如何对STT-RAM的写功耗进行优化，是一个非常关键的问题。

为了解决上述问题，本发明利用STT-RAM写入电流与温度的关系，在不同的温度区域采用不同的写入电流，达到降低写功耗的目的。

发明内容

1、目的：本发明的目的是提供了一种利用三维集成电路片上温差降低STT-RAM功耗的缓存设计方法，它是一种新型的完全由STT-RAM构成的缓存设计方法，可以显著降低写能耗。

2、技术方案：三维片上多核处理器中，芯核层的温度分布与片上各个核的功耗直接相关，导致不同的区域温度有显著差异。据文献“工艺偏差及其对电路和微体系结构的影响”，DAC,2003,p.338-342，片上不同区域的温度差可以达到50℃。同时，由于三维芯片的层叠结构，导致各个芯片层具有紧密的热耦合关系。芯核层的温度直接影响到上层STT-RAM层的温度分布。因而，在STT-RAM缓存层，不同区域的温度也有显著的差异。根据文献“磁性隧道结的自旋转移力矩跳变效应及自旋转移力矩随机存储器”,Journal of Physics:Condensed Matter,2007.19(16):p.165209.的研究结果，MTJ的热稳定性遵从如下关系式：

Δ(T)＝E_v/k_BT    (1)

E_v＝M_sH_kV/2      (2)

其中，M_s为饱和磁化强度，H_k为面内各向异性磁场强度，V为MTJ的体积，T为MTJ的绝对温度，k_B为玻尔兹曼常数。因此，随着温度的升高，MTJ的热稳定性降低，写入电流减小，写入时间也随之减少，写能耗得以显著降低。

利用如上关系，我们可以通过利用片上不同区域的温度差异，对三维片上多核处理器不同温度区域的STT-RAM存储单元采用不同的写入电流和写入时间，降低写入功耗并提升访存性能。