[发明专利]数据处理设备和控制方法

说明书

技术领域

本发明涉及数据处理设备和控制方法，尤其涉及用于控制针对存储器装置的访问的技术。

背景技术

诸如数字照相机等的数据处理设备配备有各种信号处理功能。近年来，例如已出现诸如图像数据等的作为信号处理对象的数据的量不断增加的趋势，并且处理量响应于此也已增大。由于该原因，关于这些信号处理功能，要求响应性能的提高等以及高速化。此外，在图像处理等中，将作为处理对象的数据存储在诸如SDRAM等的经由总线所连接的存储器装置中，并且在读出所存储的数据的同时执行诸如应用处理等的操作。经由存储器装置来实现信号处理功能的处理电路(客户端)和该存储器装置经由总线主控和总线相连接。正在实现带宽较大的总线，以实现此时的用于将大量数据从总线主控写入或读出到存储器装置的存储器访问的高速化。

然而，关于宽带总线的带宽，有时无法使客户端的内部电路的设计最优化。在这种情况下，在总线主控将从客户端接收到的数据发送至宽带总线时发生不匹配，并且存在访问效率下降的可能性。

这里，参考图9A来说明访问效率下降的示例。该图示意性示出在图像处理设备(客户端)利用作为总线主控的DMAC(直接存储器访问控制器)经由总线对SDRAM执行写访问(写入)的情况下的处理。

在执行写访问的情况下，客户端首先将针对SDRAM的写请求发送至DMAC。此时，连同该写请求一起，客户端发送写地址和突发长度(传送长度)的信息。在接收到写请求时，DMAC将写确认信号返回至客户端。

在接收到来自DMAC的写确认信号时，客户端开始写访问。在图9A的示例中，客户端的一组数据的数据宽度为32位并且突发长度为8。在这种情况下，客户端将数据的突发长度、即连续8组数据发送至DMAC。换句话说，响应于一次写请求来将32×8=256位的数据经由DMAC发送至总线。

另一方面，针对SDRAM的访问所用的数据长度为128位。换句话说，通过DMAC针对SDRAM的一次访问，写入从客户端发送来的128÷32=4组数据。

此外，根据所选择的SDRAM内的数据的处理方法来确定针对SDRAM的访问所用的突发长度。具体地，预先定义在SDRAM内在一个周期中可以处理的位数。例如，在DD2型SDRAM中，在一个周期中可以处理4位的数据，并且这被称为4位预取(prefetch)。也就是说，在4位预取的情况中，SDRAM的最小突发长度为4个突发，并且传送长度不能短于这4个突发。换句话说，在图9A的示例中，要从DMAC写入SDRAM的4个突发的数据长度128×4=512位是DMAC的一次写访问传送长度。

与此相对比，由于利用一次写请求而要从客户端发送的数据长度为256位，因此关于图9A的下部区域所示的SDRAM写数据，针对SDRAM的后半部分的两个突发的访问涉及无用的处理。应当注意，针对后半部分的两个突发的访问实际被掩码信号掩蔽并且没有进行针对SDRAM的写入。也就是说，由于DMAC的针对SDRAM的数据访问长度和一次写请求所用的数据访问长度之间的该差异，因此存在针对SDRAM的访问无用的问题。

日本特开2000-132497公开了用于在根据DMA传送要传送任意的数据量的情况下、通过减少来自DMAC的数据传送次数以缩短传送时间来改善针对总线的访问效率的方式。此外，以相同方式，例如在图9A的环境中，可考虑可以通过如图9B所示在将来自客户端的两次写请求发送至DMAC之前进行捆绑来避免从DMAC针对SDRAM的无用访问。

然而，如通过比较图9A和图9B显而易见，利用涉及考虑到针对SDRAM的传送长度来捆绑请求的方法，从发送与第一次写请求相对应的数据起直到将该数据写入SDRAM为止的时间(延迟)较长。此外，在如图9B所示、无法连续地执行写请求的情况下、即在从发出第一次写请求起直到发出第二次的写请求为止存在空闲时间的情况下，延迟进一步增大。

在从客户端发送数据起直到将数据写入SDRAM为止的延迟大的情况下，发生诸如以下等的问题。存在如下可能性：尽管针对SDRAM的写入没有完成，但通过读出已写入SDRAM的数据来进行处理的其它客户端或者执行了写入的实际客户端仍不期望地执行针对相同数据的读访问。也就是说，存在利用客户端的针对SDRAM的读访问将不期望地超过利用客户端的针对SDRAM的写访问的可能性。

发明内容

本发明是考虑到传统技术的这些问题而作出的。本发明提供一种可以良好地控制针对存储器装置的存储器访问的数据处理设备和控制方法。