[发明专利]用于DRAM系统的验证方法

说明书

一种用于DRAM系统的验证方法，其中系统中读和写数据在自由运行差分时钟的两边沿传输，包括：监测数据通路中的延时值，计算从指令分配到读数据的返回在数据通路中的延时，在待测设计中设置延时配置以与数据通路中的全部延时相匹配，以及基于延时设置配置与待测设计的DRAM接口。所述方法在仿真环境中使用了了新的配置时序，省下了大量计算资源。

技术领域

本发明总体上涉及集成电路系统验证。尤其，本发明涉及一种用于动态随机存取存储器(DRAM)系统的验证方法，所述系统中读和写数据在自由运行差分时钟（a free-running differential forwarded clock）的两边沿传输，例如GDDR5(Graphics DoubleData Rate,version5)系统，更具体地涉及一种用于在验证中建立DRAM接口的方法。

背景技术

在半导体芯片设计阶段，工程师们以生产工作模型为目标，排除明显缺陷并考虑产品可能不合格的可能途径。由验证工程师判断他们是否取得成功。这可包括测试泛网络连接、确认各部件同步运行正常以及解决属于特定产品的特定问题。

随着成品率和上市时间安排的至关重要性，开发验证和分析方案以提供尽可能好的性能、同时最小化迭代时间和数据量很重要。随着尖端技术如片上系统(SoC)的出现，将标准IP核（Intellectual Property Cores）加入单晶硅的需求也增加了。在芯片设计中，包括基于IP核的SoC设计，改进的验证和分析流程可对产品的成功做出显著的贡献。

同时，半导体芯片产品设计的开始几步包括产品需求、产品架构设计以及子系统设计。子系统设计中的一个是存储系统。存储系统设计取决于各种因素，如存储容量、速度、能力、现有或发展的标准、现有设计的再利用以及其他需求。

近来为需要高带宽的应用设计的高性能的DRAM图像存储系统，如GDDR5，提供高数据传输率（high data rates），使得相比以前的技术在更窄的存储接口上具有更多的带宽。然而，高性能的DRAM图像存储系统，如GDDR5，在测试和验证方面遇到许多挑战。

例如，GDDR5的一些有助于改进数据眼开口的特征以芯片上的高速时钟方案为目标，而其他的特征用于外部接口或者存储控制器与DRAM之间的互相连接上的实际信号。就这一点而言，之前的双数据速率（Double Data Rate，DDR）接口（如，DDR3、GDDR3）对写和读使用选通脉冲。相应地，由于DRAM侧和控制器侧都能通过基于选通信号的时钟数据恢复(CDR)容易地提取读/写数据，在之前的DDR系统验证中DRAM接口调试通常不是一种必须的或一项测试项目。与此相反，GDDR5具有不使用选通脉冲的高速接口，其读和写数据在自由运行差分时钟的两边沿传输。由于GDDR5使用自由运行差分写时钟（WCK）引脚代替写入数据时钟(WDQS)，以及使用自由运行的错误检测代码(EDC)引脚代替读取数据时钟(RDQS)，要求存储控制器通过接口调试确认写数据和读数据的正确的数据相位和数据帧，且DRAM接口调试在GDDR5系统验证中是一项测试项目。

发明内容

有两种常见的在验证中设置DRAM接口的方案；

一种是在仿真环境中设置正式的调试序列，以在各种条件下建立DRAM链接。这种方案具有初始化时间长的缺点，需要大约～150000的时钟时间甚至需要硬件调试加速，这对于模块级和系统级仿真来说都是不可接受的。

另一个方案是跳过调试，但是把系统投入仿真环境已确定的状态，强制对存储控制器和存储物理层(PHY)中的时钟和FIFO指针偏置赋值。这种方案减少了调试时间，但是对于设计和测试环境的改变（如时钟频率改变、系统动力状态转换等）非常脆弱。而且，由于这种方案不能验证待测设计和系统的随机行为，在仿真中大量的强制赋值也成为一种潜在的风险。