[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及半导体装置及其制造方法。

背景技术

作为半导体装置（半导体器件、半导体元件）的结构，已知有在沟槽（槽部）形成栅极电极的沟槽栅极结构。在专利文献1～4中记载了为了缓和在沟槽栅极结构中的沟槽的底部产生的电场集中，而在沟槽底部的附近形成p型半导体。在专利文献5～9中记载了为了缓和在沟槽栅极结构中的沟槽的底部产生的电场集中，使用离子注入以及热扩散的至少一方，在沟槽底部形成p型半导体作为浮置区域。通过这些技术，能够使半导体装置的耐电压提高。

专利文献1：日本特开平6－224437号公报

专利文献2：日本特开2001－267570号公报

专利文献3：日本特开2009－117593号公报

专利文献4：日本特开2011－44513号公报

专利文献5：日本特开平1－310576号公报

专利文献6：日本特开平10－98188号公报

专利文献7：日本特开2005－116822号公报

专利文献8：日本特开2007－158275号公报

专利文献9：日本特开2009－267029号公报

专利文献1、2的沟槽栅极结构存在如下课题，即：由于通过离子注入在沟槽底部的附近形成p型半导体，所以不能够适用于难以通过离子注入形成p型半导体的半导体（例如以氮化镓（GaN）为代表的III族氮化物半导体）。

专利文献3、4的沟槽栅极结构存在如下课题，即：由于通过选择再生长在沟槽底部的附近形成p型半导体，所以制造工序复杂化，其中，选择再生长是在通过掩蔽选择出的区域进行晶体生长的。

专利文献3、4的沟槽栅极结构存在如下课题，即：在通过选择再生长在沟槽底部的附近形成p型半导体时，已经形成的p型半导体的掺杂物（杂质）向已经形成的n型半导体层扩散，从而已经形成的n型半导体层的电特性恶化（例如通态电阻的增加）。

在专利文献5～9的沟槽栅极结构中存在如下课题，即：由于p型半导体的掺杂物（杂质）向n型半导体层扩散，n型半导体层的电特性恶化（例如沟道长以及通态电阻的增加）。特别是在应用于难以通过离子注入形成p型半导体的半导体（例如以氮化镓（GaN）为代表的III族氮化物半导体）的情况下，由于需要以较高温度进行长时间的加热处理（例如900℃、60分钟），所以n型半导体层中的电特性的恶化显著。

在半导体装置中的使用了沟槽的终端结构中也存在与沟槽栅极结构相同的课题。

发明内容

因此，期望一种能够使具有沟槽的半导体装置的电特性提高的技术。除此而外，在半导体装置中也期望实现微细化、低成本化、省资源化、制造容易化、使用方便性提高、耐老化性提高等。

根据本发明的一方式，提供一种半导体装置。该半导体装置具备：第一n型半导体层，其具有第一界面、和构成从上述第一界面突出的凸部的上面的第二界面；p型半导体层，其是层叠于上述第一n型半导体层的p型半导体层，层叠于上述第一界面的第一部位、和层叠于上述第二界面的第二部位一致地连接；第二n型半导体层，其层叠于上述p型半导体层；槽部，其从上述第二n型半导体层贯通上述p型半导体层，并下陷至上述第一n型半导体层中的上述凸部的内侧。根据该方式，能够通过p型半导体层缓和槽部中的电场集中。其结果，能够使半导体装置的电特性提高。

在上述方式的半导体装置中，上述p型半导体层还可以具有朝向上述凸部突出的突出方向沿上述凸部隆起的第一隆起部，上述第二n型半导体层还可以具有朝向上述突出方向沿上述第一隆起部隆起的第二隆起部。根据该方式，能够缓和形成在具有各隆起部的各半导体层上的槽部中的电场集中。

上述方式的半导体装置还可以具备隔着绝缘膜形成于上述槽部的电极。根据该方式，能够缓和隔着绝缘膜形成了电极的槽部中的电场集中。

在上述方式的半导体装置中，上述凸部从上述第一界面突出的高度Hm可以比上述第一部位中的上述p型半导体层的厚度Tp和上述第一部位中的上述第二n型半导体层的厚度Tn相加而得的厚度Tu小。根据该方式，能够使形成在凸部上的各型半导体层的晶体质量提高。

在上述方式的半导体装置中，也可以为上述槽部相对于上述凸部的上述上面下陷的深度h1是0μm以上，且是上述凸部从上述第一界面突出的高度Hm加上0.4μm后的深度以下。根据该方式，能够确保正向电流的流动，有效实现槽部中的电场集中的缓和。