[发明专利]半导体结构及其制法

说明书

技术领域

本发明涉及一种半导体制程，尤指一种具有承载功能的半导体结构及其制法。

背景技术

由于通讯、网络、及电脑等各式可携式(Portable)电子产品及其周边产品轻薄短小的趋势的日益重要，且该等电子产品朝多功能及高性能的方向发展，半导体制程上则不断朝向积体化更高的制程演进，且高密度的构装结构为业者追求的目标。因此，半导体及封装厂商开始将半导体构装的发展转向三维封装技术，以进一步实现能够支援这些更轻薄效能更佳的电子产品所需的高密度构装系统。

三维封装技术即所谓的3D积体电路(3D IC)，是将具有主动元件的多个层晶片或电路基板藉由各种方式整合至单一积体电路上。具体而言，3D积体电路技术将多个晶片以立体或三维的构装方式共同设置于单一积体电路上。因此，在3D积体电路技术中需要高密度的电性互连技术，以于晶片的主动表面及/或背面设置电性接点，以提供立体堆叠及/或高密度的封装。

具硅穿孔（Through silicon via,TSV）的中介板（interposer）的技术为目前用以实现3D积体电路的关键技术之一，藉由设置在晶片或基板中作为垂直电性连接的硅穿孔，于给定面积上堆叠更多晶片，从而增加堆叠密度。而且藉由硅穿孔设计能够提供更有效地整合，例如可整合不同制程或者降低传递延迟，同时更因为有较短的互连长度，进而降低功率消耗、增进效能、及增加传输频宽。因此，硅穿孔技术使得晶片堆叠组合构造的技术能进一步朝向低功率、高密度及微缩化制程的趋势迈进。

如图1A至图1F所示，其为现有半导体结构1的制法的剖面示意图。

如图1A所示，提供一中介板10，其具有相对的置晶侧10a与背侧13、及多个连通该置晶侧10a的导电穿孔100，且该置晶侧10a上具有电性连接该导电穿孔100的线路重布结构（Redistribution layer,RDL）11，并于该置晶侧10a上藉由结合层120结合一玻璃板12。

如图1B所示，研磨该背侧13，以薄化该中介板10并形成相对该置晶侧10a的中介侧10b，并令该导电穿孔100连通该中介侧10b。

如图1C所示，形成外露该导电穿孔100的绝缘层14于该中介侧10b上，并形成凸块底下金属层（Under Bump Metallurgy,UBM）15于该导电穿孔100的外露端上，使该凸块底下金属层15电性连接该导电穿孔100。

如图1D所示，于该些凸块底下金属层15上结合多个如焊球的导电元件16后，再以另一玻璃板12’上的胶材17包覆该些导电元件16。

如图1E所示，移除该玻璃板12与结合层120，再进行切单制程。

如图1F所示，藉由多个导电凸块180覆晶结合一半导体元件18于该线路重布结构11上，并移除该另一玻璃板12’与胶材17，以制成该半导体结构1。

于后续制程中，该半导体结构1可将该中介板10的中介侧10b藉由该些导电元件16连接至一封装基板9。

然而，于现有半导体结构1的制法中，使用该中介板10实现3D积体电路，而该中介板10上的制程需利用置晶侧10a与背侧13进行双面电路导通设计（如该导电元件16、半导体元件18等制作）及搬运薄化后的中介板10等作业，所以用暂时接合（Temporary Bond）技术进行该些作业，即利用较硬、可耐高温的材质（如该玻璃板12,12’或硅晶圆）当作承载件，致使于制程中需多次进行结合/移除该玻璃板12,12’的步骤，且该玻璃板12,12’不能重复使用，造成制作成本难以降低。

因此，如何解决上述现有技术的种种缺点，实为目前各界亟欲解决的技术问题。

发明内容

为解决上述现有技术的种种问题，本发明的主要目的为揭露一种半导体结构及其制法，能简化制程及降低制作成本。

本发明的半导体结构，包括：第一半导体基板，其具有相对的第一侧与第二侧、及连通该第一侧与第二侧的多个第一导电穿孔；第二半导体基板，其具有相对的第三侧与第四侧、及连通该第三侧与第四侧的多个第二导电穿孔，且该第一半导体基板的第一侧结合至该第二半导体基板的第三侧，使该第一导电穿孔与该第二导电穿孔相互电性导通；以及至少一电子元件，其设于该第一半导体基板的第二侧且电性连接该第一导电穿孔。