[发明专利]制备半导体结构以及相关器件的方法

说明书

技术领域

本申请总体上涉及功率半导体器件以及制备这种器件的方法。更具体地讲，本申请描述了功率半导体器件中的垂直掺杂和电容平衡以及形成这种掺杂物分布的方法。

背景技术

包含集成电路（IC）或分立器件的半导体器件被用在各种各样的电子设备中。IC器件（或芯片，或分立器件）包括已在半导体材料衬底表面中制备的微型电子电路。所述电路由多个重叠的层构成，所述层包括包含可被扩散进衬底中的掺杂物的层（称为扩散层）或包含被注入衬底的离子的层（注入层）。其他层是导体（多晶硅或金属层）或导电层之间的连接部（通孔或接触层）。IC器件或分立器件可用逐层工艺来制造，所述工艺使用多个步骤的组合，这些步骤包括层生长、成像、沉积、蚀刻、掺杂和清洁。通常使用硅片作为衬底，使用光刻法标示出要被掺杂或沉积并限定多晶硅、绝缘体或金属层的不同衬底区域。

功率半导体器件常常在电子电路中用作开关或整流器。当连接到电路板时，它们可用在包括车用电子设备、磁盘驱动器和电源等各种装置中。一些功率半导体器件可形成已在衬底中形成的沟槽中。沟槽构造的一个引人注意的特征在于，电流垂直地通过相邻地设置在两个沟槽之间的器件的沟道。与电流水平地通过沟道然后垂直地通过漏极的其他半导体器件相比，这允许更高的单元和/或电流通道密度。单元和/或电流通道密度越大通常意味着，衬底的每单位面积可制造越多的器件和/或电流通道，从而增大功率半导体器件的电流密度。

发明内容

本申请描述了功率半导体器件中的垂直掺杂和电容平衡以及形成这种掺杂物分布的方法。所述方法包括：提供半导体衬底；在所述衬底上提供外延层，所述外延层包括底部和上部，所述底部包含在整个所述底部上基本上恒定的第一浓度的第一导电型掺杂物，所述上部包含具有比所述第一浓度低的第二浓度的第一导电型掺杂物；在所述外延层中提供沟槽；利用所述沟槽形成晶体管结构，所述结构延伸穿过所述外延层的所述上部并进入或穿过底部外延层；以及形成阱区，所述阱区具有小于上部外延层的结深度（junction depth）或在小于底部外延层的掺杂浓度水平终止的结深度。与沟槽相邻，阱区可包含与所述第一导电型相反的第二导电型掺杂物。这种方法降低了表面电场，以使得一个或多个下部外延层中较高的台面（mesa）掺杂可用于减小比电阻并改善功率半导体器件中的体二极管恢复特性，同时能够维持额定的源漏极击穿电压（BVdss）并维持低于p阱结的雪崩碰撞电离。

附图说明

按照附图可更好地理解下面的描述，附图中：

图1示出制备半导体结构的方法的一些实施例，所述半导体结构包含衬底和外延（“epi”）层，其中在外延层的上表面上具有掩模；

图2示出制备半导体结构的方法的一些实施例，所述半导体结构包含两个沟槽结构，其中沟槽之间具有台面结构；

图3示出制备半导体结构的方法的一些实施例，所述半导体结构具有形成在沟槽中的氧化物层和导电层；

图4示出制备半导体结构的方法的一些实施例，其中导电层已被蚀刻从而在沟槽中形成屏蔽电极；

图5示出制备半导体结构的方法的一些实施例，其中在屏蔽电极上面用绝缘层填充沟槽；

图6示出制备半导体结构的方法的一些实施例，其中在沟槽中的屏蔽电极上面，绝缘层凹入沟槽中，以形成IPD（inter poly dielectric，多晶硅层间介电）层；

图7示出制备半导体结构的方法的一些实施例，其中在上部沟槽侧壁上生长绝缘层以形成栅极氧化物，并且然后被用导电层填充并蚀刻至台面表面之下以形成栅电极；

图8示出制备半导体结构的方法的一些实施例，其中在沟槽中形成屏蔽栅极MOSFET结构，并在外延层中形成p区（p阱）；

图9示出制备半导体结构的方法的一些实施例，其中在栅电极上形成层间介电（ILD，inter level dielectric）层；

图10示出制备半导体结构的方法的一些实施例，其中在沟槽中形成屏蔽栅极MOSFET结构，并在p区（p阱）中形成源极区；

图11示出制备半导体结构的方法的一些实施例，其中在沟槽中形成屏蔽栅极MOSFET结构，并在台面中蚀刻凹部以形成源极接触和本体接触；

图12示出制备半导体结构的方法的一些实施例，其中在沟槽中形成屏蔽栅极MOSFET结构，并沉积导电层以形成欧姆接触；

图13示出半导体器件中的外延层的掺杂物分布的一些实施例；