[发明专利]不改变数据传输波特率而减少数据位宽的变速箱电路及工作方法

说明书

技术领域

本发明涉及一种变速箱电路及工作方法，尤其适用于在不改变数据传输波特率的情况下减少数据位宽的变速箱电路及工作方法。

 

背景技术

随着SOC向高集成度发展，SOC电路的规模越来越大，动辄上千万门的电路比比皆是，在SOC电路中集成的各种模块和IP，如高速端口收发器，SRAM，DSP等的数量也越来越多。这样就带来了一个问题，不同厂商研发的模块或者IP，它们的数据位宽往往不尽相同。比如在万兆以太网10G-WIS的物理层标准中，从上层协议发送过来的数据首先需要经过64B/66B的编码，然后再进入10G-WIS标准的PCS中进行数据处理。但10G-WIS的PCS定义的数据位宽是64位，为了能让经过64B/66B编码后的数据能够在10G-WIS的PCS中进行处理，就需要有一个模块把66比特转成64比特。又例如在Interlaken协议中，经过64B/67B编码后的数据在发送到Serdes之前，一般也要进行位宽转换，因为在高速通讯系统中，Serdes的并行端数据输入的位宽数一般不会是67比特，一般都是偶数或者2的n次方位。因此需要提供一种简便，低成本的，能实现任意数据位宽减少的方法，来保证芯片内各模块之间的无缝连接与正常的数据传输功能。

如果直接根据变速箱两侧的数据输出和输入的数据率相等的原理，利用两个频率的时钟对数据位宽直接进行由多向少的转换，而不对两侧时钟，或者数据进行任何的控制，则因为变速箱数据输出的时钟频率大于变速箱数据输入的时钟频率，即输出数据所用的时钟周期小于输入数据的宽度，因此在数据位宽转换过程中，由于两个时钟存在频率差，在某个时钟周期下，输出数据的时钟会将当前周期下的数据采样2次，从而造成输出数据的重复，影响数据传输的正确性。

发明内容

本发明的目的是克服现有技术的不足，提供一种新的变速箱电路及工作方法，可以在相同的波特率下进行数据位宽由多向少的转换。本发明使用计数器控制数据位宽转换的整个过程，并产生标志位来控制变速箱数据的输入，在不改变数据传输波特率的情况下，克服上述问题，实现对数据位宽的无损减少。

所述不改变数据传输波特率而减少数据位宽的变速箱电路包括：数据位宽转换电路、计数器生成电路和标志位产生电路，所述计数器生成电路的输出分别连接数据位宽转换电路和标志位产生电路；

所述数据位宽转换电路，用以在相同的波特率下进行不同数据位宽的转换，

a)      数据位宽转换电路输入数据的位宽为m，输出数据的位宽为n，m>n；

b)      数据位宽转换电路输出数据与输入数据使用同一个时钟；

c)      在每个输出时钟的时钟周期下，数据位宽转换电路都输出一个n比特的数据；

d)      在进行位宽转换之前，对输入的m比特数据进行多周期延时；

e)      根据计数器的值决定变速箱数据的输入和输出，计数器的值为i，2i，…，((m-n)/k-1)*i时，暂停输入一个新的m位数据，当前周期继续输出n比特的数据，在计数器的值为((m-n)/k)*i时，输出n比特数据后，当前周期的保留比特数为零；在计数器的其余数值时，输入新的m位数据，上周期保留的数据作为n位输出数据的低位，当前周期输入的数据填充高位，输入数据的其余比特数作为下一周期的保留数据；其中i为正整数，k为m、n和n-m的最小公约数；

所述计数器生成电路，用来控制位宽转换的整个过程，

a)      接收到数据发送端开始发送数据的信号时，计数器清零；

b)      计数器的值由输入数据位宽的值决定；

c)      每一个时钟周期，计数器加1；

d)      计数器的计数范围是0到m/k-1；

所述产生标志位电路，用以产生变速箱电路的标志位，当计数器的值为i-1，2i-1，…，((m-n)/k)i-1时，产生暂停输入标志位送到数据发送模块，使数据发送模块在当前时钟周期下暂停发送一个m位新数据到数据位宽转换电路中。

所述不改变数据传输波特率而减少数据位宽的变速箱电路工作方法如下：变速箱输入数据所用时钟频率是a，输入数据的位宽是m比特，变速箱输出数据所用的时钟频率是a，输出数据位宽是n比特，且m>n，m，n和m-n的最小公约数为k；变速箱经过m/k个时钟周期才能够完成n/k个m比特到m/k个n比特的数据位宽转换；