[发明专利]一种制作半导体器件的方法

说明书

技术领域

本发明涉及半导体器件工艺，具体地，本发明涉及一种制作半导体器件的方法。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到20nm或以下时，半导体器件的制备受到各种物理极限的限制。

集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管（MOS），随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极（high-k and metal last）技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。同时，需要缩小CMOS器件栅极介电层的等效氧化层厚度（EOT），例如缩小至约1.1nm。在后高K（high-k last，HK last process）技术中，为了到达较小的EOT的厚度，采用化学氧化物界面层（chemical oxide IL）代替热栅氧化物层（thermal gate oxide）。为了满足低等效氧化层厚度和提高器件的性能，界面层的材料由高温热氧化物层变为化学氧化物层，但是化学氧化物层的低质量将会引起低偏压温度不稳定性(BTI)问题。

在目前的“后高K/后金属栅极(high-K&gate last)”技术中，包括提供基底，所述基底上形成有虚拟多晶硅栅极和栅极氧化层、及位于所述基底上覆盖所述虚拟栅结构的层间介质层；去除虚拟多晶硅栅极和栅极氧化层以形成栅极沟槽；在栅极沟槽上形成较薄的界面层，接着，在界面层上栅极沟槽中沉积形成高K介电层，然后，在栅极沟槽中高K介电层上沉积形成功函数层和金属电极层，然后采用化学机械研磨（CMP）去除多余的功函数层和金属电极层，以形成金属栅极。

如图1A-1C所示，为现有技术中使用“后栅极(high-K&gate last)”的方法制作的半导体器件结构的横截面示意图，如图1A所示，半导体衬底100包括PMOS区域和NMOS区域，在半导体衬底100上形成有虚拟栅极101A、101B，虚拟栅极101A、101B包括栅极介电层102A、102B，虚拟栅极材料层103A、103B，在所述半导体衬底100上所述虚拟栅极101A、101B的两侧形成侧墙104，接着，在半导体衬底上层间介电层105，执行化学机械研磨（CMP）去除氧化物和氮化硅使得层间介电层和虚拟栅极结构的顶部齐平。

如图1B所示，去除虚拟栅极101A、101B中的虚拟栅极材料层103A、103B和栅极介电层102A、102B，以露出半导体衬底100和刻蚀停止层104，形成金属栅极沟槽106A、106B。在刻蚀过程中，刻蚀停止层104用于保护金属栅极沟槽106A、106B的侧壁。

如图1C所示，在金属栅极沟槽106A和106B的底部沉积形成化学氧化物层（界面层）107，接着在金属栅极沟槽106A和106B中填充功函数金属层和金属电极层以形成金属栅极108A、108B。

但是，在金属栅极中应用化学氧化物层作为界面层受到化学氧化物层厚度问题的限制，化学氧化物层很难进一步缩小反型层厚度（TinV）。

因此，需要一种新的半导体器件的制作方法，以解决现有技术中的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。