[发明专利]半导体组件及电致发光组件及其制作方法

说明书

本申请是申请人于2011年12月16日提交的申请号为201110424194.4的发明名称为“半导体组件及电致发光组件及其制作方法”的发明专利申请的分案申请。

【技术领域】

本发明关于一种半导体组件及电致发光组件及其制作方法，尤指一种利用同一图案化掺杂层定义出一薄膜晶体管组件的接触电极与另一薄膜晶体管组件的掺杂栅极的半导体组件及电致发光组件及其制作方法。

【背景技术】

相较于非晶硅(amorphous silicon)薄膜晶体管，多晶硅(poly silicon)薄膜晶体管的多晶硅材料由于具有高电子移动率(electrical mobility)的特性，因而具有较佳的电性表现。随着低温多晶硅(low temperature poly silicon,LTPS)制程技术不断精进，一些主要问题例如大面积的薄膜均匀性不佳已逐渐获得改善。因此，目前低温多晶硅制程亦朝着更大尺寸基板应用上进行发展。然而，于现有的低温多晶硅制程中，一般利用离子植入(ion implant)制程来形成掺杂层以降低薄膜晶体管中的接触阻抗，而用来进行离子植入制程的离子植入机台要导入大尺寸基板制程，除了许多技术问题还需克服之外，机台制作成本亦是另一大问题。因此，如何以其它方式来形成低阻抗的掺杂层亦为目前业界致力发展的方向之一。

【发明内容】

本发明的目的之一在于提供一种半导体组件及电致发光组件及其制作方法，以解决先前技术所面临的难题。

本发明的一较佳实施例提供一种半导体组件，设置于一基板上，基板包括一第一区域与一第二区域。上述半导体组件包括一第一信道层、一图案化掺杂层、一栅极介电层、一导电栅极、一第二通道层、一第一电极与一第二电极，以及一第三电极与一第四电极。第一信道层位于第一区域的基板上。图案化掺杂层包括一掺杂栅极以及两个接触电极，掺杂栅极位于第二区域的基板上，且接触电极分别连接第一通道层的两侧。栅极介电层覆盖第一信道层与图案化掺杂层。导电栅极位于第一区域的栅极介电层上。第二信道层位于第二区域的栅极介电层上。第一电极与第二电极分别与各接触电极电性连接。第三电极与第四电极分别电性连接第二通道层的两侧。

本发明的另一较佳实施例提供一种半导体组件的制作方法，包括下列步骤。提供一基板，且基板包括一第一区域与一第二区域。于第一区域的基板上形成一第一通道层。于基板上形成一图案化掺杂层。图案化掺杂层包括两个接触电极连接第一区域内的第一信道层的两侧，以及一掺杂栅极位于第二区域的基板上。于基板上形成一栅极介电层，覆盖第一通道层、接触电极与掺杂栅极。于第一区域内的栅极介电层上形成一导电栅极。于第二区域内的栅极介电层上形成一第二通道层。于第一区域内形成一第一电极与一第二电极，分别与各接触电极电性连接。于第二区域内形成一第三电极与一第四电极，分别电性连接第二通道层的两侧。

本发明的又一较佳实施例提供一种电致发光组件，设置于一基板上，基板包括一第一区域与一第二区域。上述电致发光组件包括一第一信道层、一图案化掺杂层、一栅极介电层、一导电栅极、一第二通道层、一第一电极与一第二电极、一第三电极与一第四电极，以及一发光组件。第一信道层位于第一区域的基板上。图案化掺杂层包括一掺杂栅极以及两个接触电极。掺杂栅极位于第二区域的该基板上，接触电极分别连接第一通道层的两侧。栅极介电层覆盖第一信道层与图案化掺杂层。导电栅极位于第一区域的栅极介电层上。第二信道层位于第二区域的栅极介电层上。第一电极与第二电极分别与各接触电极电性连接。第三电极与第四电极，分别电性连接第二通道层的两侧。发光组件与该第一电极电性连接。

本发明的半导体组件利用非离子植入制程形成接触电极与掺杂栅极，可简化制程。此外，利用退火制程可有效降低接触电极与掺杂栅极的阻值，而提升半导体组件的电性表现。本发明的电致发光组件的半导体组件同样具备利用非离子植入制程形成的接触电极，而可应用于制作大尺寸的显示面板。

【附图说明】

图1至图4绘示了本发明的第一较佳实施例的半导体组件的制作方法示意图。

图5绘示了本发明的第二较佳实施例的电致发光组件的上视示意图。

图6绘示了本发明的第二较佳实施例的电致发光组件的剖面示意图。

图7绘示了本发明的第二较佳实施例的电致发光组件的电路架构图。

图8绘示了本发明的第三较佳实施例的半导体组件的示意图。

图9绘示了本发明的第四较佳实施例的半导体组件的示意图。

图10绘示了本发明的第五较佳实施例的半导体组件的示意图。