[发明专利]用于使处理器同步到相同的计算点的系统和方法

说明书

本申请提供一种用于使处理器同步到相同的计算点的系统和方法。用于同步中央处理单元（CPU）的系统包括将第一存储器地址写至第一寄存器的第一CPU和将第二存储器地址写至第二寄存器的第二CPU。该系统进一步包括基于第一存储器地址和第二存储器地址将第一值写至第三寄存器的第一逻辑“与”模块和基于第一存储器地址和第二存储器地址将第二值写至第四寄存器的第二逻辑“与”模块。该系统还包括调度器模块，该调度器模块基于第一值和第二值选择性地生成处理器同步信号。

技术领域

本公开内容涉及容错故障安全计算机系统。

背景技术

该部分提供与本公开内容相关的背景信息，该背景信息不一定是现有技术。

本文提供的背景描述是为了概括地呈现本公开内容的背景。当前命名的发明人的工作，就其在该背景部分中描述的范围以及不可能另外成为提交时的现有技术的描述的方面而言，既不明确地也不隐含地被认为是相对于本公开内容的现有技术。

外部安全系统，如轨道系统，可以包括被配置为实现安全应用的容错故障安全计算机系统。该容错故障安全计算机系统可以包括多个硬件组件，该多个硬件组件以电气方式和以逻辑方式联接来实现安全应用。安全应用选择性地与安全临界硬件和软件通信。将安全临界硬件和软件配置为控制轨道系统的安全相关功能。

例如，在轨道系统上行驶的火车包括制动系统。该制动系统配置为实现至少一个安全相关功能，如制动功能。该制动系统包括制动器和被配置为对该制动器进行促动的软件。该软件接收指令来对该制动器进行促动。例如，火车的驾驶员可以操作制动系统用户界面，以指示该软件对该制动器进行促动。该轨道系统的错误组件可以定期地生成差错指令来对该制动器进行促动。相应地，被配置为验证由外部安全系统接收的指令的容错故障安全计算机系统是期望的。

过去的中央处理单元（CPU）有被指令锁步的能力。例如，底板或总线上的每个指令和数据会是相同的。然而，现代CPU不再是决定性的。由于今天使用的多线程和缓存技术，运行相同代码的多个CPU可以不以完全相同的顺序运行。进一步地，今天的处理器的频率远超过过去几代CPU。于是，需要一种用于使CPU同步到相同的计算点的系统和方法。

发明内容

该部分提供本公开内容的一般概括，并且不是本公开内容的全部范围或本公开内容的全部特征的全面公开。

一种用于同步中央处理单元（CPU）的系统包括将第一存储器地址写至第一寄存器的第一CPU和将第二存储器地址写至第二寄存器的第二CPU。所述系统进一步包括基于所述第一存储器地址和所述第二存储器地址将第一值写至第三寄存器的第一逻辑“与”模块和基于所述第一存储器地址和所述第二存储器地址将第二值写至第四寄存器的第二逻辑“与”模块。所述系统还包括调度器模块，所述调度器模块基于所述第一值和所述第二值选择性地生成处理器同步信号。

在其它特征中，一种方法包括将第一存储器地址写至第一寄存器，将第二存储器地址写至第二寄存器，基于所述第一存储器地址和所述第二存储器地址将第一值写至第三寄存器，基于所述第一存储器地址和所述第二存储器地址将第二值写至第四寄存器，以及基于所述第一值和所述第二值选择性地生成处理器同步信号。

适用性的进一步方面将从本文提供的描述中变得明显。该发明内容中的描述和特定示例旨在仅用于说明目的，而不旨在限制本公开内容的范围。

附图说明

本文描述的附图仅用于所选择实施例的说明用途，而不是用于所有可能的实现，并且不旨在限制本公开的范围。

图1是根据本公开内容原理的容错故障安全计算机系统的功能框图；

图2是根据本公开内容原理的故障安全底架的功能框图；

图3是根据本公开内容原理的实现同步模式的同步系统的功能框图；