[发明专利]具有改善粘附性能和填充性能的钨层沉积方法

说明书

技术领域

本申请涉及半导体制造领域，更具体地，涉及一种沉积具有改善粘附性能和填充性能的钨(W)层的方法。

背景技术

随着金属氧化物半导体(CMOS)器件的特征尺寸不断缩小，栅极氧化物的厚度已经逐渐接近原子间距，受到隧穿效应的影响，栅极漏电流增大、可靠性降低等逐渐成为了不容忽视的问题。由此传统的SiO₂栅介质材料已经不能满足CMOS器件进一步缩小的需要，在45nm技术节点以下，利用高介电常数(高K)栅介质取代SiO₂已经成为了必然。另一方面，由于传统多晶硅栅极与高K材料不兼容，由此引发的阈值电压(Vt)升高、退火时严重的界面反应等问题，人们开始采用金属栅极来取代多晶硅栅极，从而从根本上消除了多晶硅栅极固有的栅耗尽和硼穿透等效应。

高K金属栅技术的实现有两种方法，一种为前栅工艺(gate first)，一种为后栅工艺(gate last)。前栅工艺同传统的SiO₂/多晶硅栅工艺相差较小，其栅介质和金属电极形成于源、漏之前。后栅工艺则是先形成牺牲栅、牺牲栅介质层、源漏极、层间介质层之后，再去除牺牲栅重新形成栅极。

前栅工艺由于其栅层材料会受到源漏高温退火工艺的影响，限制了其对栅层材料的选择，目前已经逐渐被淘汰。另一方面，后栅工艺其栅极材料不需要承受很高的退火温度，对栅极材料的选择则更加广泛，同时能够更加体现材料的本征特征，因而目前很多大公司都采用后栅工艺来进行45nm以下CMOS器件的开发、生产。

通常可以选用铝(A1)或者钨(W)来作为后栅工艺中的栅电极材料。Intel最早报道了采用Al作为栅电极材料而制备的45nm芯片工艺。由于金属电极填充之后为平坦化工艺，而相对于传统的金属W平坦化工艺，铝平坦化工艺在生产控制上具有较大难度。因此金属W作为栅极材料则成为众多公司的选择。

对于金属W栅极材料来说，由于后栅工艺是将牺牲栅去除之后再进行栅极材料的填充，其对于栅极材料的填充性能要求非常高，并且到了22nm以下，可供栅极填充的空间更加小，传统的化学气相沉积(CVD)W沉积方法不能满足填充的需求，因而原子层沉积(ALD)W沉积方法则逐渐被采用。考虑到薄膜电阻以及填充性能等要求，一般选用由B₂H₆源制备的ALD W来作为金属栅极材料。

但是，由B₂H₆源制备的ALD W薄膜其粘附性能不佳，容易在后续的金属平坦化工艺过程中发生开裂，从其阻挡层TiN金属之上裂开，从而极大的影响了产品的良率。

发明内容

鉴于上述问题，本公开的目的至少部分地在于提供一种具有改善粘附性能和填充性能的钨(W)层的方法。

根据本公开的一个方面，提供了一种沉积钨(W)层的方法。该方法可以包括：对衬底进行预处理，以在衬底的表面上沉积SiH₄源W膜；以及在经预处理的表面上沉积B₂H₆源W层。

可以在衬底的表面上形成数个原子层的SiH₄源W膜。

SiH₄源W膜的沉积与B₂H₆源W层的沉积可以通过单一的原子层沉积(ALD)工艺进行。ALD工艺例如可以包括：反应源气体浸没操作、反应源气体引入操作、主沉积操作。在这种情况下，形成SiH₄源W膜可以包括：在反应源气体浸没操作中，向反应腔中引入SiH₄；以及在反应源气体引入操作中，向反应腔中引入SiH₄和WF₆。在反应源气体引入操作中，可以向反应腔中交替引入SiH₄和WF₆数个(例如，2-10个)周期。沉积B₂H₆源W层可以包括：在主沉积操作中，向反应腔中交替引入B₂H₆和WF₆若干周期。周期数可以取决于要沉积的W层的厚度。

衬底可以包括经后栅工艺处理后形成的栅槽，所述W膜和W层可以填充到该栅槽中以用作栅电极。