[发明专利]平面异质器件

说明书

在实施例中，第二半导体层被转移(例如，使用层转移技术)到第一半导体层的顶部上。第二层被图案化成期望的阱。在这些阱之间，暴露第一层。所暴露的第一层外延生长到所转移的第二层的水平高度，以完成包括S1和S2两者的平面异质衬底。可以利用异质材料，以使得例如由III‑V材料或IV材料的其中之一构成的P沟道器件与由III‑V材料或IV材料的其中之一构成的N沟道器件共面。实施例不需要晶格参数符合，这是因为第二层被转移到第一层上。此外，不存在(或存在很少)缓冲体和/或异质外延。本文中还描述了其它实施例。

技术领域

实施例涉及一种晶格失配的半导体器件。

背景技术

可以通过在元素硅(Si)衬底上生长例如高质量III-V半导体或者在Si衬底上生长IV半导体来实现各种电子器件和光电子器件。能够实现III-V材料或IV材料的性能优点的表面层可以集结各种高性能电子器件，例如由极其高的迁移率的材料(例如，但不限于，锑化铟(InSb)、砷化铟(InAs)、锗(Ge)、和硅锗(SiGe))制成的CMOS和量子阱(QW)晶体管。光学器件(例如，激光器、检测器和光伏器件)以及电子器件也可以由各种其它直接带隙材料(例如，但不限于，砷化镓(GaAs)和砷化铟镓(InGaAs))制成。

然而，III-V和IV材料在Si衬底上的生长存在许多挑战。由III-V半导体外延(EPI)层与Si半导体衬底或者IV半导体EPI层与Si半导体衬底之间的晶格失配、非极性上极性失配、以及热失配产生晶体缺陷。当EPI层与衬底之间的晶格失配超过百分之几时，由失配引起的应变变得过大，并在EPI层中产生缺陷。一旦膜厚度大于临界厚度(即，膜在该厚度之下完全应变并且在该厚度之上部分弛豫)，通过在膜和衬底界面处以及在EPI膜中创建错配位错来使应变弛豫。EPI晶体缺陷可以是穿透位错(threading dislocations)、堆垛层错和孪晶的形式。许多缺陷(尤其是穿透位错和孪晶)趋向于传播到其中半导体器件被制造的“器件层”中。通常，缺陷产生的严重性和III-V半导体与Si衬底或者IV半导体与Si衬底之间的晶格失配的量相关联。

附图说明

根据所附权利要求书、以下一个或多个示例性实施例的具体实施方式、以及对应的附图，本发明的实施例的特征和优点将变得显而易见，在附图中：

图1描绘了传统的纵横比局限结构，并且图2描绘了传统的晶格失配桥接缓冲体；

图3-图11包括用于本发明的实施例中的平面异质衬底的工艺流程；

图12-图16包括用于本发明的实施例中的平面异质衬底的另一个工艺流程；

图17-图22包括用于本发明的实施例中的平面异质衬底的另外的工艺流程；

图23包括本发明的实施例中的平面异质衬底；

图24包括本发明的实施例中的另外的平面异质衬底；以及

图25包括本发明的实施例中的器件形成过程。

具体实施方式