[发明专利]半导体存储装置和数据写入方法

说明书

技术领域

本发明的实施方式涉及半导体存储装置和数据写入方法。

背景技术

已知有三维排列存储单元而成的NAND型闪速存储器。

发明内容

发明要解决的问题

提供一种能够提高数据的写入速度的半导体存储装置和数据写入方 法。

用于解决问题的手段

实施方式涉及的半导体存储装置具备多个存储单元、字线、位线以及 行解码器。存储单元层叠在半导体基板上。字线与存储单元的栅(gate) 连接。位线与存储单元的电流路径电连接，并能够传送数据。行解码器向 字线施加电压。向存储单元的数据的写入通过反复进行多次包含编程工作 和验证工作的编程循环来执行。在一次编程循环中，行解码器对选择字线 依次施加第一编程电压和与该第一编程电压不同的第二编程电压。

附图说明

图1是第一实施方式涉及的半导体存储装置的框图。

图2是第一实施方式涉及的存储单元阵列的电路图。

图3是第一实施方式涉及的存储单元阵列的立体图。

图4是第一实施方式涉及的存储单元阵列的俯视图。

图5是沿着图4中的5-5线的剖视图。

图6是沿着图4中的6-6线的剖视图。

图7是沿着图4中的7-7线的剖视图。

图8是表示第一实施方式涉及的存储单元的阈值分布的图表。

图9是第一实施方式涉及的存储单元阵列的电路图。

图10是表示第一实施方式涉及的数据的写入方法的流程图。

图11是第一实施方式涉及的数据的写入时的字线电位的时序图。

图12是表示写入数据时的字线电位的变化的时序图。

图13是表示第二实施方式涉及的数据的写入方法的流程图。

图14是表示第二实施方式涉及的数据的写入时的字线电位的变化的 时序图。

图15是表示第三实施方式涉及的数据的写入方法的流程图。

图16是表示第三实施方式涉及的数据的写入时的字线电位的变化的 时序图。

图17是表示第四实施方式涉及的数据的写入方法的流程图。

图18是表示第四实施方式涉及的数据的写入时的字线和位线电位的 变化的时序图。

图19是第四实施方式涉及的存储单元阵列的电路图。

图20是表示第四实施方式涉及的存储单元的阈值变化的图表。

图21是第五实施方式涉及的读出放大器(SenseAmplifier)模块、运 算模块以及数据锁存模块的框图。

图22是表示第五实施方式涉及的数据的写入时的字线电位的变化的 图表。

图23是表示第五实施方式涉及的数据的写入时的字线和位线电位的 变化的图表。

图24是第六实施方式涉及的存储系统的框图。

图25是第六实施方式涉及的第一模式的写入工作时的各种信号的时 序图。

图26是第六实施方式涉及的第二模式的写入工作时的各种信号的时 序图。

具体实施方式

以下，参照附图说明实施方式。在进行该说明时，遍及全部附图，对 共同的部分赋予共同的参照符号。

1.第一实施方式

对第一实施方式涉及的半导体存储装置进行说明。在以下说明中，作 为半导体存储装置，列举在半导体基板上层叠了存储单元而成的三维层叠 型NAND型闪速存储器为例进行说明。

1.1关于半导体存储装置的构成

首先，说明本实施方式涉及的半导体存储装置的构成。

1.1.1关于半导体存储装置的整体构成

图1是本实施方式涉及的半导体存储装置框图。如图所示，NAND型 闪速存储器1具备存储单元阵列10、行解码器11、读出放大器模块12、 运算模块13、数据锁存模块14以及控制部17。

存储单元阵列10具备多个非易失性存储单元。存储单元例如是具备了 层叠栅的MOS晶体管，所述层叠栅包含电荷蓄积层和控制栅，各个存储 单元由行和列进行关联。而且，位于同一行的存储单元的控制栅与同一字 线WL连接，位于同一列的存储单元的漏(drain)与同一位线BL连接， 源极与源极线SL连接。后面将说明存储单元阵列10的详细情况。