[发明专利]包括不兼容的存储器技术或与不兼容的存储器技术接合的存储器模块的应答控制

权利要求书

1.一种用于应答控制的存储器模块，所述存储器模块包括：

到存储器总线的接口，所述存储器总线符合数据传输标准，其中所述存储器总线 与存储器控制器通信；

到不符合所述数据传输标准的不兼容的存储器技术的接口；

命令监控电路，用于分析从所述存储器控制器到所述不兼容的存储器技术的命令， 其中所述命令监控电路确定所述不兼容的存储器电路是否在定义的时间量内已完成或 将完成所述命令，在所述定义的时间量内，应根据所述数据传输标准完成命令；以及

错误引发电路，当在所述定义的时间量内未完成或将不完成所述命令时，所述错 误引发电路向所述存储器控制器或操作系统发信号，其中所述错误引发电路使用所述 到存储器总线的接口的校验位或错误校正码(ECC)位，来执行所述发信号。

2.根据权利要求1所述的存储器模块，其中所述命令是读命令，且其中所述命令 监控电路确定所述不兼容的存储器电路是否在所述定义的时间量内准备好返回数据。

3.根据权利要求1所述的存储器模块，其中所述命令是写命令，且其中所述命令 监控电路确定所述写命令是否在所述定义的时间量内将被发送或已被发送至所述不兼 容的存储器电路。

4.根据权利要求1所述的存储器模块，其中所述错误引发电路经由所述校验位或 ECC位的设置，引发所述存储器控制器或所述操作系统在一段时间之后重试所述命 令。

5.根据权利要求4所述的存储器模块，进一步包括高速缓存，所述高速缓存存储 用于未在所述定义的时间量内完成的读命令的返回数据，使得所述存储器模块能够在 所述命令被重试时向所述存储器控制器返回所述返回数据，其中所述返回数据能在所 述存储器模块接收到被重试的命令之后、在所述定义的时间量内被返回。

6.根据权利要求1所述的存储器模块，其中所述数据传输标准是双倍数据速率 (DDR)标准。

7.根据权利要求6所述的存储器模块，其中所述不兼容的存储器技术是非易失性 存储器技术。

8.根据权利要求1所述的存储器模块，其中向所述存储器控制器或操作系统发信 号不使用所述存储器总线用来根据所述数据传输标准与所述存储器模块和所述不兼容 的存储器技术通信的通信线之外的附加通信线来执行。

9.一种用于在存储器模块中执行的应答控制的方法，所述方法包括：

经由到符合数据传输标准的存储器总线的接口来接收命令，其中所述存储器总线 与存储器控制器通信；

向不符合所述数据传输标准的不兼容的存储器技术发送所述命令；

监控所述命令，以确定所述不兼容的存储器电路是否在定义的时间量内已完成或 将完成所述命令，在所述定义的时间量内，应根据所述数据传输标准完成命令；以及

当在所述定义的时间量内未完成或将不完成所述命令时，使用校验位或错误校正 码(ECC)位以信号的形式向所述存储器控制器或操作系统发送错误，其中所述校验 位或ECC位是所述到符合数据传输标准的存储器总线的接口的部分。

10.根据权利要求9所述的方法，其中以使得所述存储器控制器或操作系统能够 在真实校验或ECC错误与指示在所述定义的时间量内未完成或将不完成命令的错误 之间进行区分的方式，对所述校验位或ECC位进行编码。

11.根据权利要求9所述的方法，其中以信号的形式发送引起所述存储器控制器 或所述操作系统在一段时间之后重试所述命令。

12.根据权利要求11所述的方法，其中以信号的形式发送所述错误进一步包括： 利用以下信息片段中的至少一个对到所述存储器总线的所述接口的所述ECC位或数 据位进行编码：

将所述错误与真实校验或ECC错误区分开的指示；

所述存储器控制器或操作系统在重试所述命令之前应等待的时间量；以及

所述存储器控制器或操作系统在放弃之前应重试所述命令的次数。