[发明专利]细粒度动态可重构FPGA架构

说明书

技术领域

本发明主要涉及现场可编程门阵列涉及(FPGA，field-programmablegatearray)，更具体地，涉及一种细粒度动态可重构FPGA。

背景技术

随着互补金属氧化物半导体(CMOS，complementarymetal-oxide-semiconductor)技术被推动发展到其物理极限，应用专用集成电路(ASIC，application-specificintegratedcircuits)的设计和制造成本变得高昂。相比ASIC，FPGA提供一个更短的上市时间，降低设计成本，从而使得FPGA越来越具有吸引力。然而，设计灵活性的代价是，当前的FPGA并未取得与ASIC类似的面积、功耗或者性能。这主要是因为为实现可重构性而引入了大量的开销。据估计，相比ASIC而言，FPGA可产生21倍硅面积，大于3倍的延迟，以及大于10倍的动态功耗。目前，需要能够解决这些问题的改进的FPGA配置。

发明内容

本发明根据授权号CNS-0719936和国家自然科学基金会(NSF)授权号CCF-1216457而得到美国政府的支持。政府对本发明享有一定的权利。

本申请主张于2013年2月8日提交的美国临时专利申请No.61/762,518的优先权，其全部内容并入本文作为参考。

本发明公开了一种现场可编程门阵列(FPGA，field-programmablegatearray)。所述FPGA包括多个与可重构交换机和至少水平和垂直直接链路互连的逻辑元件；与可重构交换机连接的存储器，所述存储器用于存储至少两项运行时间配置；所述可重构交换机基于选自存储于所述存储器的一项运行时间配置而重构。所述存储器可以为纳米电子随机存取存储器(RAM，randomaccessmemory)。所述存储器还可以为低功率非预充电静态随机存取存储器(SRAM，staticrandomaccessmemory)。所述存储器可用于为至少四个逻辑元件存储所述至少两项运行时间配置。

每个逻辑元件包括查找表(LUT，look-uptable)，触发器，输出和输入。每个逻辑元件包括专用进位逻辑。所述专用进位逻辑包括连接于所述触发器的进位多路复用器和输出多路复用器。至少四个逻辑元件与对角直接链路互连。所述逻辑元件还包络输入和输出多路复用器。输入多路复用器具有多个输入，所述输出多路复用器具有多个输出，所述输出的数量与所述输入的数量相同。

本发明公开了一种重构现场可编程门阵列(FPGA，field-programmablegatearray)的方法。所述方法包括：提供多个与可重构交换机和至少水平和垂直直接链路互连的逻辑元件。所述方法还包括：提供与可重构交换机连接的存储器，所述存储器用于存储至少两项运行时间配置。所述可重构交换机基于选自存储于所述存储器的一项运行时间配置而重构。

附图说明

图1a为1级逻辑折叠的框图；

图1b为2级逻辑折叠的框图；

图2为10TSRAM单元的框图；

图3a为FDR架构的框图；

图3b为具有四条长度-2和四条长度-4线迹的框图；

图4为LE的一示例框图；

图5示出了另一示例LE设计，其允许一个DFF锁存LE输入比特位；

图6为LE一侧上的连接快的框图；

图7为衬垫和直接链路之间连接的框图；

图8为具有专用进位逻辑的LE设计的框图；

图9为进位逻辑的详细设计的框图；

图10为增加对角直接链路的FDR架构的框图；

图11为具有每3×3阵列一SRAM块的架构实例的框图(即，具有等于1/9的存储器密度)；

图12为FDR2.0中使用的存储块的设计的框图；

图13为FDR2.0中使用的DSP块的框图；

图14为DSP块并入专用DSP列的框图；

图15为DSP块的输入和输出连接的框图；

图16为DCT的延迟-面积图；

图17为Biquad的延迟-面积图；

图18为当在不同的时钟周期被访问时，存储器A和B共享同一存储块的示例的框图。

具体实施方式

下面结合附图对本发明做详细的说明。