[发明专利]可配置通信控制器

说明书

相关申请的交叉引用

本申请要求2012年12月21日申请的美国申请号13/723,960的权益，所述申请的内容以引用方式并入本文。

技术领域

本公开大体来说涉及通信控制器，具体来说涉及可配置通信控制器。

背景技术

各种通信协议支持连接到通信介质并且根据协议来操作的物理接口。例如，高速PCI(PCIE)标准描述用于这类通信的某些协议。PCIE标准是使用现有PCI编程概念的PCI标准的扩展。根据PCIE标准，在PCIE兼容系统的各种PCIE兼容请求器和完成器之间传送数据包。据知，PCIE将链路描述为两个端口和它们的互连通道的集合，并且链路是两个组件之间的双单工通信路径。PCIE标准进一步将通道描述为一组差动信号对，一对用于传输而另一对用于接收，其中N端(by-N)链路包括N个通道。例如，以2.5千兆传送每秒(GT/s)的数据速率操作的16端链路表示每个方向上40千兆位/秒的合计原始带宽。PCIE标准描述用于1端链路、2端链路、4端链路、8端链路、12端链路、16端和32端链路的操作。

PCIE标准使用8位(b)/10b编码(8位编码成10位)将符号描述为10位的量，并且使用128b/130b编码(2位的同步标头和128位的有效负载)将符号描述为8位的量。PCIE标准还将符号时间描述为符号放置于通道上的时间段(当使用8b/10b编码时为10倍单位间隔，并且当使用128b/130b时为8倍单位间隔)。PCIE标准进一步将单位间隔描述为通过对足够长以使源时钟的所有有意调频可以忽略的时间间隔内的每位时间间隔求平均值所测得的值。

一旦PCIE兼容系统初始化每个链路，链路以支持的数据速率中的一个来操作。PCIE 1.0a标准规定有效数据速率为每个通道每个方向上2.5千兆位每秒的原始带宽。PCIE 2.0标准规定有效数据速率为每个通道每个方向上5.0千兆位每秒的原始带宽。PCIE 3.0标准规定有效数据速率为每个通道每个方向上8.0千兆位每秒的原始带宽。并且，未来的PCIE 4.0标准预期会规定有效数据速率为每个通道每个方向上16.0千兆位每秒的原始带宽。PCIE标准的未来版本将可能继续增大规定的数据速率。例如，历史上，PCIE标准的每个主要修订版(通常每3至4年)都使PCIE带宽加倍。

随着如PCIE标准的通信标准继续规定增大的数据速率，相关联的通信控制器的设计变得越来越困难。

附图简述

图1以框图形式示出根据一些实施方案的通信结构。

图2以框图形式示出根据一些实施方案的计算机系统。

图3以框图形式示出根据一些实施方案的图形处理器，所述图形处理器可用来实现图2的图形处理器。

图4以框图形式示出根据一些实施方案的南桥，所述南桥可用来实现图2的南桥。

图5以框图形式示出根据一些实施方案的通信控制器，所述通信控制器可用来实现图2的PCIE控制器中的任一个。

图6示出根据一些实施方案的计时图，所述计时图有助于理解图5的通信控制器的传输块的操作。

图7示出根据一些实施方案的计时图，所述计时图有助于理解图5的通信控制器的接收块的操作。

图8示出根据某些实施方案的用于配置图5的通信控制器的方法的流程图。

在以下描述中，不同图中相同的参考数字指示相似或相同的项目。除非另外指出，否则单词“连接”及其相关联的动词形式包括直接关联和通过本领域中已知手段的间接电气连接，并且除非另外指出，否则对直接连接的任何描述也意味着使用适当形式间接电气连接的替代性实施方案。

实施方案的说明

通信控制器通常包括连接在客户端接口与物理接口之间的接收电路和传输电路。通信控制器具有用于连接到通信介质的端口，并且根据例如PCIE标准协议的协议来操作，所述协议使用数据位序列来形成符号。可使用8b/10b编码方案或128b/130b编码方案形成PCIE符号。端口连接到具有例如多达十六个PCIE数据通道的链路，但是最大支持链路宽度在不同实施方案中变化。