[发明专利]晶格失配异质外延膜

说明书

背景技术

可以通过发展例如单质硅(Si)衬底上的高品质III-V族半导体或Si衬底上的IV族半导体来使各种电子和光电器件成为可能。能够获得III-V或IV材料的性能优势的表面层可以主导各种高性能电子器件，例如由诸如但不限于锑化铟(InSb)、砷化铟(InAs)、锗(Ge)和硅锗(SiGe)之类的极高迁移率材料制造的CMOS和量子阱(QW)晶体管。诸如激光器、探测器和光伏器件之类的光学器件也可以由各种其它直接带隙材料制造，例如但不限于砷化镓(GaAs)和铟镓砷(InGaAs)。由于使用Si衬底具有减小成本的额外优势，因此可以通过将这些器件与传统Si器件单片集成来进一步增强这些器件。

然而III-V和IV材料在Si衬底上的生长呈现许多挑战。晶体缺陷由III-V半导体外延(EPI)层与Si半导体衬底之间或者IV半导体EPI层与Si半导体衬底之间的晶格失配、极性与非极性失配、以及热失配产生。当EPI层与衬底之间的晶格失配超过几个百分比时，由失配引起的应变变得太大并且通过使EPI膜松弛来在EPI层中产生缺陷。一旦膜厚度大于临界厚度(即，膜在该厚度以下时完全应变并且在超过该厚度时部分松弛)，通过在膜与衬底的界面处以及在EPI膜中创建错配位错来使应变松弛。EPI晶体缺陷可以是线位错、堆叠缺陷和孪晶的形式。许多缺陷，尤其是线位错和孪晶，倾向于传播到制造半导体器件的“器件层”中。通常，缺陷产生的严重性和III-V半导体与Si衬底之间或者IV半导体与Si衬底之间的晶格失配的量相关。

附图说明

根据所附权利要求、一个或多个示例性实施例的以下具体实施方式、以及相对应的附图将使本发明的实施例的特征和优点变得显而易见，附图中：

图1(a)-(e)描绘了本发明的实施例中的水平异质结构。

图2(a)-(c)描绘了本发明的实施例中的垂直异质结构。

图3(a)-(b)描绘了本发明的实施例中的垂直异质结构。

图4(a)-(b)描绘了本发明的实施例中的垂直异质结构。

图5描绘了本发明的实施例中的垂直异质结构。

图6包括本发明的实施例中的水平异质结构相关方法。

图7包括本发明的实施例中的垂直异质结构相关方法。

图8包括本发明的实施例中的垂直异质结构相关方法。

具体实施方式

在以下描述中，阐述了许多具体细节，但可以在没有这些具体细节的情况下实践本发明的实施例。并未详细示出公知的电路、结构和技术以避免使该描述难以理解。“实施例”、“各种实施例”等指示如此描述的(多个)实施例可以包括特定特征、结构或特性，但不一定每个实施例都包括这些特定特征、结构或特性。一些实施例可以具有针对其它实施例所描述的特征中的一些、全部或没有这些特征。“第一”、“第二”、“第三”等描述共同的对象并且指示相似对象的不同实例被提及。这种形容词不暗示所描述的对象必须采用时间上、空间上的给定顺序、排名或任何其它方式。“连接”可以指示元件彼此直接物理或电接触，并且“耦合”可以指示元件彼此配合或相互作用，但它们可能或可能不直接物理或电接触。并且，尽管相似或相同的附图标记可以用于表明不同附图中的相同或相似的部件，但这样做并不表示包括相似或相同附图标记的所有附图构成单个或相同实施例。

晶格失配构造的常规技术包括沉积厚缓冲层(例如，0.5或更多微米厚)，缓冲层桥接衬底与感兴趣层(包括III-V材料等的器件层)之间的晶格常数差。在这种常规技术中，复杂的退火和成分分级工艺用于在厚缓冲层内使缺陷“弯曲”到彼此中，因此缺陷消失。许多厚缓冲层技术是耗时、昂贵的、包括不期望的缓冲层表面粗糙度，并且最小缺陷密度仍然很高。

另一种常规技术包括纵横比捕获(ART)。ART基于以特定角度向上传播的线位错。在ART中，沟槽被制作有足够高的纵横比，以使缺陷终止于沟槽的侧壁上，并且终止处上方的任何层无缺陷。