[发明专利]智能双倍数据速率(DDR)存储器控制器

权利要求书

1.一种存储器系统，包括：

存储器；

存储器控制器，其耦合到所述存储器；以及

直接存储器存取控制器，其直接耦合到所述存储器控制器。

2.根据权利要求1所述的存储器系统，其中，所述直接存储器存取控制器直接耦合到所述存储器控制器，从而所述直接存储器存取控制器和所述存储器控制器位于系统数据总线的相同侧。

3.根据权利要求1所述的存储器系统，其中，所述存储器控制器是动态随机存取存储器(DRAM)存储器控制器。

4.根据权利要求1所述的存储器系统，其中，所述存储器控制器是双倍数据速率(DDR)存储器控制器，并且所述存储器是DDR同步动态随机存取存储器。

5.根据权利要求4所述的存储器系统，其中，所述直接存储器存取控制器被配置为执行操作，所述操作包括：

接收源地址和目的地址；

确定所述源地址是否在所述存储器中；

响应于确定所述源地址在所述存储器中，确定所述目的地址是否在所述存储器中；以及

响应于确定所述目的地址在所述存储器中，将存储在所述源地址处的数据复制到所述目的地址，而不将任何数据推送到总线上。

6.根据权利要求5所述的存储器系统，其中，所述直接存储器存取控制器被配置为执行操作，所述操作还包括：

响应于确定所述目的地址不在所述存储器中，将存储在所述源地址处的数据推送到所述总线上。

7.根据权利要求5所述的存储器控制器，其中，所述直接存储器存取控制器被配置为执行操作，所述操作还包括：

响应于确定所述源地址不在所述存储器中，将读取请求、所述源地址和所述目的地址推送到所述总线上。

8.一种计算设备，包括：

系统数据总线；

处理器，其耦合到所述系统数据总线；以及

存储器系统，其耦合到所述系统数据总线，所述存储器系统包括：

存储器；

存储器控制器，其耦合到所述存储器；以及

直接存储器存取控制器，其直接耦合到所述存储器控制器。

9.根据权利要求8所述的计算设备，其中，所述直接存储器存取控制器直接耦合到所述存储器控制器，从而所述直接存储器存取控制器和所述存储器控制器位于所述系统数据总线的相同侧。

10.根据权利要求8所述的计算设备，其中，所述存储器控制器是动态随机存取存储器(DRAM)存储器控制器。

11.根据权利要求8所述的计算设备，其中，所述存储器控制器是双倍数据速率(DDR)存储器控制器，并且所述存储器是DDR同步动态随机存取存储器。

12.根据权利要求11所述的计算设备，其中，所述直接存储器存取控制器被配置为执行操作，所述操作包括：

接收源地址和目的地址；

确定所述源地址是否在所述存储器中；

响应于确定所述源地址在所述存储器中，确定所述目的地址是否在所述存储器中；以及

响应于确定所述目的地址在所述存储器中，将存储在所述源地址处的数据复制到所述目的地址，而不将任何数据推送到总线上。

13.根据权利要求12所述的计算设备，其中，所述直接存储器存取控制器被配置为执行操作，所述操作还包括：

响应于确定所述目的地址不在所述存储器中，将存储在所述源地址处的数据推送到所述总线上。

14.根据权利要求12所述的计算设备，其中，所述直接存储器存取控制器被配置为执行操作，所述操作还包括：

响应于确定所述源地址不在所述存储器中，将读取请求、所述源地址和所述目的地址推送到所述总线上。