[发明专利]包括无机套环的导电互连

说明书

一种导电互连(340、440、540、640)包括导电支承层(330、430、530、630)，在该导电支承层(330、430、530、630)上的导电材料(320、520、620)，以及部分地包围该导电材料(320、520、620)的无机套环(350、450、550、650)。无机套环(350、450、550、650)也被布置在导电支承层(330、430、530、630)的侧壁上。一种制造导电互连(340、440、540、640)的方法包括在籽晶层(304、504)上制造导电材料(320、520、620)，形成有机套环(310、510)以部分地包围该导电材料(320、520、620)，蚀刻导电籽晶层(304、504)以形成导电支承层(330、430、530、630)，以及进行加热以将有机套环(310、510)转变为无机套环(350、450、550、650)，该无机套环(350、450、550、650)部分地包围导电材料(320、520、620)并布置在导电支承层(330、430、530、630)的侧壁上。有机套环(310、510)可通过在导电材料(320、520、620)上沉积光敏旋涂电介质材料并图案化该光敏旋涂电介质材料来形成。导电材料(620)可以是单个导电材料(320)或者可包括由势垒层分隔的第一导电层(332)和第二导电层(324)的堆叠，在这种情况下加热步骤还导致导电材料堆叠中的第二导电层(324)的回流。

相关申请的交叉引用

本申请按照35U.S.C.§119(e)要求于2012年11月2日以Sun等人的名义提交的美国临时专利申请No.61/721,889的权益，其公开内容通过援引全部明确纳入于此。

背景

领域

本公开一般涉及半导体器件组装。本公开尤其涉及导电互连，该导电互连包括用于在籽晶层蚀刻期间保护该导电互连并在芯片附连期间防止焊桥的无机套环。

背景

在倒装芯片封装中，集成电路(IC)(例如，管芯)的有源器件区域在面对封装基板(例如，向下)的表面上。在该布置中，来自IC的互连(诸如柱)可以与封装基板上的接触焊盘电耦合。柱可以是铜、锡焊料或银焊料。铜柱可根据镀覆方法(例如，如图1所示)来制造。

如图1所示，用于制造铜柱120的电镀方法100包括在半导体晶片或管芯(例如，半导体基板)102上沉积导电籽晶层104(例如，金属)的第一工艺。如本文所述的，术语“半导体基板”可指代已切割晶片的基板或可指代尚未切割的晶片的基板。在第二工艺中，在导电籽晶层104上沉积和图案化光阻材料110。接着，电镀工艺形成铜柱120。可使用电镀工艺生长铜层122和焊料层124(例如，银(Ag)、锡(Sn)、铟(In)或镍(Ni))来形成铜柱120。然后剥离光阻材料110。

电镀方法100包括籽晶层蚀刻以移除各柱120之间的导电籽晶层104的各部分以形成凸块下导电层130。该蚀刻可以是在所有方向上移除导电籽晶层104的各向异性蚀刻。移除各柱120之间的导电籽晶层104防止导致错误互连操作的铜柱120的短路。遗憾的是，蚀刻工艺还过度蚀刻铜层122以形成底切126。底切126减少铜柱120在半导体基板102上的接触面积。减少的接触面积可使得铜柱120的连通性以及完整性降级。

在该示例中，底切126在铜柱120的每一侧上可以在三(3)微米的范围内。制造场所(例如，铸造厂)的当前控制极限是在铜柱120的凸块互连的每一侧上小于六微米的底切。当凸块直径是例如小于六十微米时，该底切量是相当大的。以此尺寸，六微米的过度蚀刻可导致铜柱120损耗10％到20％。结果，制造细间距/尺寸设计的铜柱120由于铜过度蚀刻而具有挑战性。在蚀刻后，热处理使得铜柱120的焊料层124回流。结果，表面张力导致圆形的焊料层124。

用于防止对铜柱120的铜层122的底切126的常规解决方案包括改变蚀刻工艺以减少底切126的量。然而，改变蚀刻工艺涉及开发新蚀刻机制的基础工艺改变。另一常规解决方案是增加铜柱120的凸块直径，例如如图2所示。