[发明专利]具有节能读取架构的存储器阵列

说明书

优先权申请

本申请案主张2012年8月30日提交的美国申请案序列号13/599,962的优先权的权益，所述申请案的全文以引用的方式并入本文中。

背景技术

计算机及其它电子系统(例如数字电视、数码相机及蜂窝电话)通常具有用于存储信息的一或多个存储器及其它装置。存储器及其它装置的尺寸日益减小以实现更高密度的存储容量及/或更高密度的功能性。此外，存储器装置经重新设计以实现更高操作(例如，读取或写入)速度。

附图说明

图1展示根据实施例的具有含存储器单元的存储器阵列的存储器装置的框图；

图2展示根据实施例的具有包含存储器单元(其具有存取组件及存储器元件)的存储器阵列的存储器装置的部分框图；

图3展示根据实施例的存储器阵列的一部分的示意性电路图及相关联框图；

图4指示在存储器阵列的读取操作期间图3的示意性电路图的电流；

图5A及图5B展示根据实施例的可与图3的示意性电路一起使用的电流源及感测放大器布置；以及

图6展示包含根据本文中所描述的各个实施例的存储器装置的系统实施例的框图。

具体实施方式

已提出诸多技术以提高各种类型的存储器装置的读取速度。例如，在常规闪存存储器单元中，利用被预充电到预定电压的位线来执行读取操作。接着，所述经预充电位线经浮动使得仅需要预充电电流。然而，每次仅读取交替位线(例如，沿字线交替连接到每隔一个单元的偶数位线及奇数位线)，因为两个交替位线多路复用成单个感测放大器。

在一些情况中，已提出全位线(ABL)读取操作以通过使可同时读取的位线的数目及因此位的数目加倍来增大NAND闪存存储器内的读取操作的并行性。因此，所述ABL技术有时可在存储器装置的读取操作、编程操作及验证操作期间使带宽加倍。然而，即使可存取位线的数目加倍，但所述ABL技术在所述存储器装置的操作期间仍需要更多电力。例如，在所述ABL技术中，迫使直流电(DC)在读取操作期间恒定地流动通过一串中的所有存储器单元，且相应地需要比常规技术更高的电力。

所揭示标的物提出各种存储器装置结构，其通过对每一串存储器单元提供数据线及相关联感测放大器来增加可同时读取的数据线(例如，位线)的数目。然而，由所述存储器结构使用的电流可比标准ABL技术减小二分之一。

以下描述包含体现标的物的说明性装置(电路、装置、结构、系统等)及方法(例如，过程、协议、顺序、技术及工艺)。在以下描述中，出于解释目的，阐述诸多特定细节以便提供对所述标的物的各个实施例的理解。然而，在阅读本发明之后，所属领域的一般技术人员将明白，可在没有这些特定细节的情况下实行所述标的物的各个实施例。此外，未详细展示熟知装置及方法以免使对各个实施例的描述不清楚。此外，尽管各个实施例主要探讨在NAND闪存存储器装置内的实施方案，但本文中所呈现的技术及方法容易适用于诸多其它存储器装置类型。

现参考图1，其展示呈存储器装置101的形式的装置的框图。存储器装置101包含具有诸多(例如，一或多个)存储器单元100的一或多个存储器阵列102。存储器单元100可连同存取线104(例如，用于传导信号的字线WL0到WLm)及第一数据线106(例如，用于传导信号的位线BL0到BLn)布置成行及列。存储器装置101可使用存取线104及第一数据线106将信息传送到存储器单元100及从存储器单元100传送信息。行解码器107及列解码器108可操作以对地址线109上的地址信号A0到AX进行解码以确定将对存储器单元100中的哪些进行存取。

感测电路(例如感测放大器电路110)操作以确定从存储器单元100读取且呈第一数据线106上的信号的形式的信息的值。感测放大器电路110还可使用第一数据线106上的信号来确定待写入到存储器单元100的信息的值。

进一步展示包含电路112的存储器装置101，所述电路在存储器阵列102与输入/输出(I/O)线105之间传送信息的值。I/O线105上的信号DQ0到DQN可表示读取自或待写入到存储器单元100的信息的值。I/O线105可包含其中驻留存储器装置101的封装上的存储器装置101的节点(例如，引脚、焊球或其它互连工艺，例如受控坍塌芯片连接(C4)或倒装附接(FCA))。存储器装置101之外的其它装置(例如，存储器控制器或处理器，图1中未展示)可通过I/O线105、地址线109或控制线120与存储器装置101通信。