[发明专利]沉积无氟/碳保形钨的方法

说明书

本发明的实施例涉及半导体基板的处理。更具体地说，本发明的实施例涉及使用原子层沉积技术于半导体基板上低温沉积钨层或硅化钨层的方法。

半导体处理工业继续寻求更大的产出率，同时增加经沉积于具有较大表面积的基板上的层的均匀性。这些相同因素与新型材料结合亦提供基板的每单位面积上电路的更高集成。随着电路集成增加，对有关层厚度的更大均匀性及工艺控制的需要上升。因此，已开发各种技术来以有成本效益的方式于基板上沉积层，同时保持对层的特性的控制。

化学气相沉积(chemical vapor deposition；CVD)为用于在基板上沉积层的最常见的沉积工艺之一。CVD为通量相关沉积技术，所述通量相关沉积技术要求精确控制基板温度及引入处理腔室内的前驱物以产生均匀厚度的期望层。这些需求随着基板大小的增加变得更为重要，从而需要更复杂的腔室设计及气体流动技术来保持足够均匀性。

表现出极好阶梯覆盖的CVD的变型为循环沉积或原子层沉积(atomic layer deposition；ALD)。循环沉积是基于原子层外延(atomic layer epitaxy；ALE)且使用化学吸附技术以在连续循环内于基板表面上输送前驱物分子。循环将基板表面暴露至第一前驱物、净化气体、第二前驱物及净化气体。第一前驱物及第二前驱物发生反应以形成产物化合物作为基板表面上的膜。重复所述循环以形成具有期望厚度的层。

在高沉积速率下形成膜层同时提供足够的阶梯覆盖是相冲突的特性，所述相冲突的特性经常需要牺牲其中一个特性来获得另一个特性。当耐火金属层在互连由介电层分离的邻近金属层的触点形成期间沉积在间隙或通孔上时，此冲突尤其明显。历史上，已使用CVD技术沉积诸如耐火金属的导电材料以经济且快速地形成触点。由于半导体电路系统的日趋增加的集成，钨已基于优良的阶梯覆盖而被使用。因此，使用CVD技术沉积钨由于工艺的高产出量而在半导体处理中享有广泛应用。

然而，通过常规CVD方法沉积钨伴随有若干缺点。举例而言，ALD工艺将钨膜沉积至含有高深宽比(例如，20)的通孔内，而常规CVD工艺将通常导致类似通孔“交错断裂”且不完全填满。同样，钨层在半导体晶片上的覆盖沉积在低于400℃的温度下非常耗时。钨的沉积速率可通过增加沉积温度至例如约500℃至约550℃而提高。然而，在此较高范围内的温度可能损害正形成的集成电路的下层部分的结构及操作完整性。使用钨亦使在制造工艺期间的光刻步骤受挫，因为使用钨导致具有70％的反射率或小于硅的反射率的相对粗糙表面(与厚度及波长相关的)。此外，钨已经证实难以均匀沉积。不良的表面均匀性通常增加膜电阻率。

在具有替换栅极方案的高k金属栅极中，当技术节点到达20nm及以下时，需要被填满的特征结构变得极其小。需要良好地控制功函数膜的保形性及此膜的性质(无包括氟的有害元素)。另外，当由于较小结构内部的非常受限的可占用面积而发展膜层叠用于更小特征结构时，需要组合已在较大结构上使用的数个功能层(诸如WF层、成核层、阻挡层)。

一直可用的钨膜及硅化钨(WSi_x)膜是引入氟的主要基于WF₆的CVD/ALD工艺且在沉积阻挡层及成核层之前无法直接沉积于栅极上。具有金属氧化物配位体的钨前驱物遭受高碳含量的缺点，同时诸如氯化物的其它卤化物前驱物在高温下(600℃及超过600℃)处理且不适合于替换栅极工艺。高温CVD工艺亦遭受不良阶梯覆盖的缺点。

钨金属沉积工艺可通过与氢反应而执行。然而，所述反应严格受限于氢的解离。氢等离子体可增加反应速率但可对基板或正形成的膜造成损害。氢自由基亦可与钨前驱物反应以形成钨膜。然而，通常用来产生自由基的“热线”与钨前驱物不相容。

因此，在此技术领域需要使用原子层沉积技术以良好保形性沉积钨层的改进技术。

发明内容

本发明的一或多个实施例涉及处理方法，所述处理方法包含将基板顺序地暴露至包含第一反应气体及第二反应气体以形成含钨膜，所述第一反应气体包含含钨化合物，所述含钨化合物包含具有经验式W_xCl_5x的化合物。

本发明的一些实施例针对处理方法。方法包含：将基板定位于处理腔室中及在小于或等于约475℃的温度下将基板的至少一部分顺序地暴露至第一反应气体及第二反应气体以形成含钨膜，第一反应气体包含五氯化钨、具有经验式W_xCl_5x的化合物或六氯化钨中的一或多种。