[发明专利]非易失性半导体存储装置

说明书

技术领域

本发明涉及一种非易失性半导体存储装置，例如，优选涉及使用单层多晶硅来制造的非易失性半导体存储装置。

背景技术

通常，使用单层多晶硅制造的非易失性半导体存储装置大多具有下述结构：大面积电容器，将阱用作控制栅极；金属氧化物半导体(MOS，Metal-Oxide-Semiconductor)晶体管(以下，简称为读取晶体管)，用于读取数据。以往，为了进一步增加擦除功能，在所使用的非易失性半导体存储装置上添加另外的电容器。

特表2009-538519号公报(以下，称为专利文献1)是其中一个例子，其中，将PMOS存取晶体管作为读取晶体管来设置，当读取数据时，监控在该读取晶体管上流动的电流，并可根据该监控结果来判断在对应的浮栅上是否已写入有数据或者数据是否已被擦除。并且，在该专利文献1中，当擦除数据时，在该读取晶体管的栅极绝缘膜的两端之间会发生较大的电压下降，从而可通过该读取晶体管的栅极绝缘膜从浮栅抽出电荷，由此从存储单元擦除数据。

并且，在该专利文献1中，作为其它实施例，还公开了如下的结构：将NMOS存取晶体管作为读取晶体管设置，当在浮栅写入数据时，使电荷从该读取晶体管的沟道向浮栅内穿过，从而在浮栅写入数据。

然而，一般在电荷通过的栅极绝缘膜的区域中，由于向栅极绝缘膜施加电场或热载流子的应力而对电荷通过区域带来损坏。因此，在现有的读取晶体管即数据的写入动作或擦除动作时电荷通过栅极绝缘膜的读取晶体管中，因栅极绝缘膜损坏、界面态的生成等而导致从该读取晶体管得到的读取电流下降，因此存在发生错误动作的忧虑。

并且，如专利文献1，当将读取晶体管使用于数据的写入时，例如，电荷的一部分还有可能被注入到读取晶体管的侧壁区域。侧壁区域内的电荷很难去除掉，因此存在在读取晶体管中反复进行数据的写入时临界电压(读取晶体管从截止切换到导通时的电压，以下称为Vth)发生偏移而导致错误动作发生的忧虑。

作为解决上述问题的结构，可以考虑下述结构：当数据的写入及擦除时将读取晶体管不使用于电荷移动路径上。在这种情况下，如特开2005-175411号公报(以下，称为专利文献2)所示的非易失性半导体存储装置，可实现如下结构：在该非易失性半导体存储装置中，独立地设置用于决定写入的选择及非选择的写入用位线和读取用位线，并通过这些位线，数据写入时以及擦除时，读取晶体管区域不会成为电荷的移动路径。

现有技术文献

专利文献

专利文献1：特表2009-538519号公报

专利文献2：特开2005-175411号公报

发明内容

要解决的技术问题

然而，在具有这种结构的非易失性半导体存储装置中，除了需要用于决定写入的选择和非选择的写入用的位线之外，还需要独立的读取用的位线，因此存在如下问题：由于所控制的位线的数变成两倍，因此导致单元面积增大，而且还导致存储垫板周围的控制电路变复杂，且使控制电路的面积增大。

因此，本发明是鉴于上述问题而提出的，其目的在于，提出一种在没有增加位线数的情况下，能够可靠地防止读取晶体管的错误动作的非易失性半导体存储装置。

技术方案

用于解决上述问题的权利要求1，是一种非易失性半导体存储装置，包括电性绝缘的多个浮栅，和第一位线及第二位线，各所述浮栅构成了单元，其特征在于，各所述单元包括：读取晶体管，其用于读取相应于所述浮栅内的电荷存在与否的电压；编程晶体管，其向所述浮栅注入电荷；擦除晶体管，其从所述浮栅抽出电荷；控制电容器，其调节所述浮栅的电位，所述浮栅延伸在所述读取晶体管、所述编程晶体管、所述擦除晶体管及所述控制电容器的各活性区域上，其中，一个所述单元具有所述第一位线通过开关晶体管连接到所述读取晶体管上、所述第二位线直接连接到所述编程晶体管上的结构，与所述一个单元成对的另一所述单元具有所述第二位线通过开关晶体管连接到所述读取晶体管上、所述第一位线直接连接到所述编程晶体管上的结构。

并且，用于解决上述问题的本发明，其特征在于，该非易失性半导体存储装置包括电性绝缘的多个浮栅，和第一位线及第二位线，各所述浮栅构成了单元，其特征在于，各所述单元包括：读取晶体管，其用于读取相应于所述浮栅内的电荷存在与否的电压；编程晶体管，其向所述浮栅注入电荷；擦除晶体管，其从所述浮栅抽出电荷；控制电容器，其调节所述浮栅的电位，所述浮栅延伸在所述读取晶体管、所述编程晶体管、所述擦除晶体管及所述控制电容器的各活性区域上，其中，