[发明专利]包含具有低带隙包覆层的沟道区的非平面半导体器件

说明书

技术领域

本发明的实施例涉及半导体器件的领域，并且具体地涉及包含具有低带隙包覆层的沟道区的非平面半导体器件。

背景技术

在过去几十年中，集成电路中特征的按比例缩放已经是日益增长的半导体产业的驱动力。按比例缩放到越来越小的特征实现了半导体芯片的有限基板面上的功能单元的增加密度。例如，缩小晶体管尺寸容许在芯片上并入增加数量的存储器件，导致制造具有增加容量的产品。然而，对更多容量的驱动不是没有问题。优化每一个器件的性能的必要性变得越来越显著。

由于低有效质量连同降低的杂质散射，由Ⅲ-Ⅴ族材料系统形成的半导体器件在晶体管沟道中提供异常高的载流子迁移率。这种器件提供高驱动电流性能并且对未来的低功率、高速逻辑应用显得有前途的。然而，在基于Ⅲ-Ⅴ族材料的器件的领域中仍然需要显著的改善。

另外，在集成电路器件的制造中，随着设备尺寸继续按比例缩小，诸如三栅极晶体管或环绕式栅极晶体管、诸如纳米线的多栅极晶体管已经变得更加普遍。许多不同技术已经尝试降低这种晶体管的结漏。然而，在结漏抑制的领域中仍然需要显著的改善。

附图说明

图1A示出了沿着常规的多线半导体器件的沟道区获得的横截面视图。

图1B是示出了针对图1A中的半导体器件的IOFF参数的仿真的绘图。

图2示出了根据本发明的实施例的沿着多线半导体器件的沟道区获得的横截面视图。

图3是根据本发明的实施例的表示具有包覆层的纳米线的带结构的绘图300(以能量(E)作为半径的函数的形式)。

图4示出了根据本发明的实施例的包含具有低带隙包覆层的沟道区的非平面半导体器件的成角视图。

图5A示出了根据本发明的实施例的包括具有低带隙包覆层的一个或多个沟道区的基于纳米线的半导体结构的三维横截面视图。

图5B示出了根据本发明的实施例的图5A中基于纳米线的半导体结构的沿着a-a’轴横切的截面沟道视图。

图5C示出了根据本发明的实施例的图5A中基于纳米线的半导体结构的沿着b-b’轴横切的截面间隔体视图。

图6A-6F示出了根据本发明的实施例的表示制造CMOS纳米线半导体结构的方法中的各个操作的三维横截面视图。

图7示出了根据本发明的一个实施方式的计算设备。

具体实施方式

描述了包含具有低带隙包覆层的沟道区的非平面半导体器件。在下面的描述中，阐述了许多具体细节，例如具体的集成度和材料域，以便提供对本发明的实施例的透彻理解。对于本领域技术人员将显而易见的是，本发明的实施例可以在没有这些具体细节的情况下得以实施。在其它情形中，诸如集成电路设计版图之类的众所周知的特征未详细描述，以便不会没有必要地模糊本发明的实施例。而且，应当理解的是，图中所示出的各个实施例是示例性表示，而不必按比例绘制。

本文描述的一个或多个实施例针对包含具有低带隙包覆层的沟道区的非平面半导体器件。在一个这种实施例中，器件的栅极叠置体完全包围沟道区(诸如纳米线或环绕式栅极器件)，以及包覆层包括在沟道区的整个边界处。在另一个实施例这种实施例中，器件的栅极叠置体仅仅部分地包围沟道区(诸如三栅极器件或鳍式场效应晶体管器件)，以及包覆层包括在沟道区的边界的仅仅部分处。例如针对Ⅲ-Ⅴ族材料半导体器件，可以包括这种包覆层，以便降低相关联的半导体的截止状态寄生漏电。

针对晶体管的按比例缩放的重要考虑是控制影响备用电源的晶体管截止状态漏电(Ioff)。为了处理此问题，在过去，半导体产业已经朝着薄体(例如，绝缘体上硅，SOI)类型结构、非平面结构(例如，鳍式场效应晶体管或三栅极)进展，并且正考虑纳米线器件。本文描述的实施例可以采用带隙工程来进一步改善晶体管Ioff。当利用传统地具有较小带隙的高迁移率材料(诸如Ⅲ-Ⅴ族材料)来替代半导体沟道材料时，这种改善可以变得更加关键。较小带隙材料可以变得更容易受到Ioff问题的影响。然而，带隙工程还可以适用于更常规的Ⅳ族半导体(例如，Si、SiGe以及Ge)。