[发明专利]以对字线的顺序选择对3D非易失性存储器进行擦除

说明书

对3D堆叠式存储设备的擦除操作基于存储元件的位置来针对每个存储元件调节擦除周期的开始时间和/或擦除周期的持续时间。给NAND串的一个或两个受驱端施加电压，以对沟道预充电至足以在选择栅极晶体管处创建栅极感应漏极泄漏的电平。在基于存储元件距受驱端的距离来确定时间的情况下，在擦除周期中降低控制栅极电压以激励空穴隧穿进入电荷捕获层。降低的控制栅极电压引起足够高以激励隧穿的沟道控制栅极电压。当距受驱端的距离越大时，还增加擦除周期的持续时间。因此，可以实现狭窄的擦除分布。

技术领域

本申请要求2012年8月13日由Costa等提交的题为“Erase For 3D Non-VolatileMemory With Sequential Selection Of Word Lines”的美国临时专利申请第61/682,600号的优先权，其全部内容通过引用并入本文中。

背景技术

本发明涉及用于擦除3D非易失性存储设备中的存储单元的技术。

近来，已经提出了使用有时被称为位成本可扩展(BiCS)架构的3D堆叠式存储结构的超高密度存储设备。例如，3D NAND堆叠式存储设备可以由交替的导电层和介电层的阵列形成。在这些层中钻有存储器孔以同时限定很多存储层。然后通过使用适当的材料填充存储器孔来形成NAND串。直的NAND串在一个存储器孔中延伸，而管状或U形NAND串(P-BiCS)包括一对存储单元的竖直列，所述竖直列在两个存储器孔中延伸并且通过底部背栅而被接合。存储单元的控制栅极由导电层提供。

附图说明

在不同的附图中，具有相似附图标记的元件指代公共部件。

图1A是3D堆叠式非易失性存储设备的立体图。

图1B是图1A的3D堆叠式非易失性存储设备100的功能框图。

图2A描绘了块200的U形NAND实施方式的顶视图，作为图1A中的BLK0的示例实现方式，其示出了示例SGD线子集SGDL-SB0和SGDL-SB1。

图2B描绘了图2A的块200，其示出了示例字线子集WL3D-SB和WL3S-SB以及示例位线子集BL-SB0和BL-SB1。

图2C描绘了图2A的块200的部分210沿线220的横截面图。

图3A描绘了图2C的列C0的区域236的特写图，其示出了漏极侧选择栅极SGD0和存储单元MC303。

图3B描绘了图3A的列C0的横截面图。

图4A描绘了图1A的块BLK0的直的NAND串实施方式480的顶视图，其示出了示例SGD线子集SGDL-SB0A和SGDL-SB1A以及示例位线子集。

图4B描绘了图4A的块BLK0，其示出了示例WL线子集WL3-SB以及示例位线子集BL-SB0A和BL-SB1A。

图4C描绘了图4A的块480的部分488沿线486的横截面图。

图5A描绘了示例擦除处理的流程图。

图5B描绘了在图5A的步骤504中可以使用的示例擦除处理的流程图。

图6A描绘了一个示例擦除操作的深度擦除状态、最终擦除状态和较高数据状态的阈值电压分布。

图6B描绘了另一示例擦除操作的软件擦除状态和较高数据状态的阈值电压分布。

图6C描绘了擦除操作中的一系列擦除脉冲和验证脉冲，其中Verase在连续的擦除验证迭代中升高。

图7A至图7F描绘了在擦除操作的擦除验证迭代的擦除部分期间的示例电压。

图7A描绘了对于双侧擦除中的位线和源极线或者对于单侧擦除中的源极线的示例电压。