[发明专利]多层传输线

说明书

发明背景

1.发明领域

本发明涉及传输线，其有时被称为波导。更具体地，本发明涉及印刷电路板(PCB)上的多层传输线。

2.相关技术描述

当前连接器研发受在较小空间内越来越快的数据率驱动。设置在PCB上的传输线需要越来越小，由此需要越来越紧的制造公差。随着相邻传输线之间的空间减小，在相邻传输线之间需要更多的串扰隔离。较大的信号密度的需求也适用于互连的电连接器。

考虑一种PCB阵列互连，其中PCB在至少一端上连接至电连接器。电连接器包括触头的阵列，这些触头与PCB上的接触焊盘形成接触，以使信号可通过PCB和电连接器传输。电连接器中的较小触头节距对用于PCB上的传输线的接触焊盘而言需要较小的PCB空间。随着对传输线更小的PCB空间，难题是维持相邻传输线之间的隔离，同时必须应对更紧的制造公差以控制几何形状并维持阻抗完整性。通过PCB的传播和从PCB至电连接器的转变这两者均影响所传输的信号。

图1-3示出在PCB 100上的一对传输线101、102。每条传输线101、102包括一对耦合的微带(microstrip)101a、101b和102a、102b，它们用于传输差分信号，其中成对耦合的微带101a、101b和102a、102b耦合至彼此。为了提供相邻传输线101、102之间可接受的串扰隔离，公认的产业实践是使用薄介电层103以在地平面104(它是图2和图3中的底层)以及成对耦合的微带101a、101b和102a、102b之间建立强电磁场耦合。包括在传输线之间的地平面105并具有由通路106构成的通路标杆篱笆(via picket fence)的中间接地结构也是可接受的串扰隔离所必需的。

随着微带宽度和介电层厚度减小，需要更紧的制造公差来满足阻抗需求。当前，PCB制造商可提供下至0.002”/0.002”-0.003”/0.003”精度的宽度/迹线，公差为±20％。不正确的阻抗特征是发现PCB在制造期间不可接受的最大原因。高速数据传输通道的几何形状被规定以取得±5％的更紧阻抗公差；然而，PCB制造商倾向于±10％阻抗公差以允许更少的缺陷。具有落在阻抗公差之外的阻抗的PCB必须报废，这增加了PCB的制造成本。

在图1-3的几何形状中，地平面104直接在成对耦合的微带101a、101b和102a、102b之下的近端限定通过成对耦合的微带101a、101b和102a、102b和地平面104传输的差分信号的电磁场。由于PCB 100和电连接器的不同几何形状造成的阻抗不匹配，成对于从PCB 100至电连接器(未示出)的差分信号传输来说是不利的。下面讨论的现有技术差分共面迹线201a、201b和202a、202b尝试解决这个问题。

图4-6示出PCB 200上的一对传输线201、202。每条传输线201、202包括一对迹线201a、201b和202a、202b，用以传输差分信号，其中成对迹线201a、201b和202a、202b作为共面差分对耦合至彼此。图4的共面差分对的顶视图类似于图1的耦合微带差分对的顶视图；然而，通过共面差分对，迹线201a、201b和202a、202b比耦合微带101a、101b和102a、102b更宽，并且成对迹线201a、201b和202a、202b在它们之间的间距比成对耦合的微带101a、101b和102a、102b之间的间距更小。另外，通过共面差分对，在底层上没有地平面。通过共面差分对，电磁场被约束至成对迹线周围的位置并且不耦合至下面的地平面。

如图5和图6所示，共面差分对仅需要一个铜层(即由迹线201a、201b和202a、202b界定的层)，以进行信号传输。PCB 200和电连接器(未示出)中的共面差分对的几何形状之间的相似性允许更容易的阻抗匹配。由于PCB200和电连接器中的共面差分对的电磁场相似并且PCB 200和电连接器之间的转变相比PCB 100和电连接器之间用于耦合的微带差分对的转变不必改变很多，因此阻抗更容易匹配。

当迹线201a、201b和202a、202b的宽度减小时，使用共面差分对的问题出现。可减小成对迹线201a、201b和202a、202b之间的间距以满足阻抗目的；然而，所要求的间距可能无法制造。另外，减小成对迹线201a、201b的宽度增加了成对迹线201a、201b的电阻，这导致较高的温度和较高的损耗。