[发明专利]集成电路封装自动布线

说明书

相关专利申请

本专利申请是要求于2010年2月16日提交的美国临时专利申请No.61/305,125的权益的于2010年9月7日提交的专利申请No.12/876,915的部分继续申请，所有这些专利申请均据此以引用方式并入。

技术领域

本发明的实施例涉及面板式封装领域。

发明背景

工业中接受的面板式封装的通用实施方案是扇出晶片级封装(WLP)，其中多个管芯单元面向下放置在临时载带上。使用压缩模制工艺用环氧模塑料将载带包覆成型。在成型后，移除载带，使多个管芯的有源表面暴露在通常称为重组晶片的结构中。随后，在重组晶片的顶部形成晶片级芯片尺寸封装(WLCSP)增层结构。将球栅阵列(BGA)焊球附接到重组晶片，然后用锯分割重组晶片以形成单个的封装件。已观察到，管芯放置和包覆成型过程会使管芯移动和/或旋转，从而导致有缺陷的封装件和成品率损失。

附图说明

本发明以举例方式而非限制性方式在附图中示出。

图1A-1D根据实施例示出了在重组晶片中布置的封装件或组件的顶视图。

图2A示出了半导体器件封装的实施例的顶视图。

图2B示出了半导体器件封装的实施例的侧视图。

图2C示出了半导体器件封装的另一个实施例的侧视图。

图3根据实施例示出了半导体器件封装的近距离视图。

图4根据实施例示出了具有部分自动布线的迹线的半导体器件封装的重布层。

图5根据实施例示出了具有部分自动布线的迹线的半导体器件封装的重布层。

图6是流程图，根据实施例示出了用于封装一个或多个半导体管芯单元的过程。

图7是框图，示出了用于封装一个或多个半导体管芯单元的系统的实施例。

具体实施方式

以下描述阐述了许多具体细节，例如具体的系统、部件、方法等的例子，以便更好地理解本发明的几个实施例。然而，对于本领域的技术人员而言，显然可在没有这些具体细节的情况下实施本发明的至少一些实施例。在其他情况中，未对众所周知的部件或方法进行详细描述，或者以简单的框图形式呈现，以避免不必要地使本发明模糊不清。因此，所阐述的具体细节仅是示例性的。特定的实施方案可与这些示例性细节有所不同，但仍被视为在本发明的精神和范围之内。

本文所使用的术语“在…上方”、“在…之间”、“在…上”是指一层相对于其他层的相对位置。沉积或布置在另一层上方或下方的一层可直接与该另一层接触或可具有一个或多个中间层。沉积或布置在层间的一层可直接与这两层接触或可具有一个或多个中间层。相比而言，在第二层“上”的第一层与该第二层接触。

本文所公开的实施例包括适用于面板式封装的方法和结构，例如扇出WLCSP。在下面的说明中，针对单一管芯应用对具体实施例进行描述。本发明的实施例还可以用于多管芯组件，或管芯和无源部件(例如电容器、电感器或电阻器)和/或组件中的其他部件(例如光学元件、连接器或其他电子部件)的某种组合。

用于封装半导体管芯单元的过程的一个实施例可通过以下方式缩短对封装布局进行自动布线所需的时长：通过减小待自动布线的迹线的长度，以及通过利用并行处理缩短计算迹线几何形状的计算时间。

在一个实施例中，用于封装半导体管芯单元的系统可构造预设层(prestratum)，其包含一组部分布线的迹线以最大程度减小自动布线迹线中的差异并缩短执行自动布线所用的计算时间。所述系统还可以使用通用图形处理单元(GPU)计算，以加快对封装布局的基于栅格的自动布线。

在一个实施例中，半导体管芯单元的面板的布线过程可被分配在多个计算节点上，以使得与多个管芯单元相关的迹线并行布线。通过缩短执行自动布线的时间，产生扇出WLP的管芯布局的时间可被相应缩短。在一个实施例中，所述系统还允许在曝光晶片之前对布局进行实时调整。

在某些系统中，集成电路封装的布线对于单个封装件而言可耗时约100秒至长达数小时；因此，对于其中每个晶片或面板可含数千个封装件而每个封装件都需要独特布线的图案的扇出WLCSP应用，晶片或面板上所有单元的自动布线的时间可超过10小时。应用预设层并执行自动布线计算的自动布线系统的实施例可将整个面板的管芯单元的布线时间缩短至不到60秒。