[发明专利]集成电路封装自动布线

权利要求书

1.一种自适应图案化方法，包括：

将半导体管芯单元置于载体元件上；

构造包含第一组迹线的预设层；

在将所述半导体管芯单元置于所述载体元件上后，计算第二组迹线的迹线几何形状；

将所述第二组迹线分成多个迹线子组；

同时计算每个迹线子组的迹线几何形状；以及

根据计算的迹线几何形状构造所述第二组迹线，其中构造所述第二组迹线包括：

将所述第一组迹线的至少一条电连接到所述第二组迹线的至少一条，以及

通过所述第一组迹线的所述至少一条和所述第二组迹线的所述至少一条将所述半导体管芯单元的至少一个接合焊盘电连接到目标焊盘。

2.根据权利要求1所述的自适应图案化方法，其中构造所述第二组迹线包括将所述第一组迹线的每一条电连接到对应的目标焊盘。

3.根据权利要求1所述的自适应图案化方法，其中所述目标焊盘是多个凸块下金属层(UBM)捕获焊盘中的一个。

4.根据权利要求1所述的自适应图案化方法，其中所述第一组迹线的每一条电连接到与多个半导体管芯单元相联的多个接合焊盘中的一个。

5.根据权利要求1所述的自适应图案化方法，其中所述第二组迹线的每一条通过一个或多个导电结构电连接到半导体管芯单元的多个接合焊盘中对应的一个。

6.根据权利要求1所述的自适应图案化方法，其中使用并行运行的多个图形处理单元(GPU)计算所述迹线子组的所述迹线几何形状。

7.根据权利要求1所述的自适应图案化方法，其中计算所述第二组迹线的所述迹线几何形状包括执行基于栅格的布线过程。

8.根据权利要求7所述的自适应图案化方法，其中执行所述基于栅格的布线过程包括基于所述第一组迹线的每一条的终点并基于多个目标焊盘的每一个的位置产生栅格表示。

9.根据权利要求1所述的自适应图案化方法，其中所述第二组迹线在构造所述第一组迹线之前构造。

10.根据权利要求1所述的自适应图案化方法，其中所述第一组迹线和所述第二组迹线由单层导电材料形成。

11.一种计算机执行的自适应图案化方法，包括：

将多个半导体管芯单元置于载体上；

用计算机设计重布层的第一部分，其中所述重布层被配置成将所述多个半导体管芯单元的多个接合焊盘的每一个电连接到多个目标焊盘中对应的一个；

在将所述多个半导体管芯单元置于所述载体上后，用计算机计算所述重布层的第二部分的迹线几何形状；以及

根据所述重布层的所述第一部分的所述设计构造所述重布层的所述第一部分，并根据所述计算的迹线几何形状构造所述重布层的所述第二部分。

12.根据权利要求11所述的计算机执行的自适应图案化方法，其中构造所述重布层的所述第一部分还包括构造各自电连接到所述多个接合焊盘的至少一个的第一多条迹线，并且其中构造所述重布层的所述第二部分还包括构造第二多条迹线，所述第二多条迹线被配置成将所述第一多条迹线电连接到所述多个目标焊盘。

13.根据权利要求11所述的计算机执行的自适应图案化方法，其中所述多个目标焊盘包括多个凸块下金属层(UBM)捕获焊盘。

14.根据权利要求11所述的计算机执行的自适应图案化方法，还包括：

将所述重布层的所述第二部分分成多个迹线子组；以及

同时计算每个迹线子组的迹线几何形状。

15.根据权利要求14所述的自适应图案化方法，其中使用并行运行的多个图形处理单元(GPU)计算所述重布层的所述第二部分的所述迹线几何形状。

16.根据权利要求11所述的计算机执行的自适应图案化方法，其中计算所述重布层的所述第二部分的所述迹线几何形状包括执行基于栅格的布线过程，其中执行所述基于栅格的布线过程包括基于所述多个目标焊盘的每一个的位置并基于所述重布层的所述第一部分的迹线终点产生栅格表示。