[发明专利]CMOS晶体管的线性化方法

说明书

技术领域

本申请的主题涉及金属-氧化物-半导体场效应晶体管(MOSFET)采样开关，特别是减少在PMOS或NMOS晶体管的寄生电容的MOSFET采样开关。

背景技术

MOSFET被广泛应用于许多类型的数字和模拟电路。广泛用于工业中的两种类型的MOSFET是NMOSFET(n型MOSFET、NMOS或NFET)和PMOSFET(p型MOSFET、PMOS或PFET)。PMOS和NMOS晶体管可以包括在互补型金属氧化物半导体(CMOS)中，它通常使用两个互补和对称的一对PMOS和NMOS晶体管。由于电路的特性可以通过改变晶体管的部件尺寸进行控制以及因为晶体管提供接近理想的开关特性，CMOS设备用在许多类型的模拟电路中。

PMOS和NMOS晶体管已用于集成数字和模拟功能的电路中。例如，PMOS和NMOS晶体管已用于开关电容电路中以执行时间变化电压的电压采样。随时间变化的电压的电压采样可以通过由PMOS和NMOS晶体管中的至少一个耦合的开关实现，以采样电容器。该输入信号可以通过“接通”和“关闭”开关而耦合到电容存储元件。这些开关可以通过控制施加到PMOS或NMOS晶体管的栅电极的电压而“打开”和“关闭”。开关电容器电路可于增益级、比较器、滤波器、数字-模拟转换器(DAC)、模拟-数字转换器(ADC)、采样和保持放大器(SHA)以及许多其它应用中。

产生更小的MOSFET设备的制造技术的改进已允许MOSFET用于需要更高处理速度、降低功耗并降低空间消耗的应用中。例如，因为更小的栅极驱动电压可用来控制MOSFET，减小MOSFET的尺寸通常会降低电源电压。然而，减小MOSFET的大小并没有消除所有的设计挑战，并且可以引入新的挑战。例如，虽然在晶体管的源极和漏极之间“打开”MOSFET传输极的电阻可减少由于减少的处理形状，“打开”电阻可仍然影响晶体管的操作。此外，当电压被施加到栅极以“打开”MOSFET，MOSFET的“打开”电阻是由MOSFET耦合的信号电压的非线性函数。

此外，MOSFET设备具有可以形成在MOSFET设备的不同区域之间边界的寄生电容。例如，寄生电容可以在栅极和背栅之间、源极和栅极之间、源极和背栅之间、漏极和栅极之间、漏极和背栅之间形成。特别地，当MOSFET设备处于“打开”状态时，通过MOSFET设备耦合的信号电压将看到MOSFET设备的漏极和其上MOSFET被制造的衬底(背栅)之间以及MOSFET设备的源极和衬底(背栅)之间的不希望的反向耗尽电容。这些寄生电容可引入频率依赖和电压依赖的损坏，并引入信号传递经过晶体管，其可导致使用它们的电路中的错误信号。

因此，本发明人已经确定本领域中需要最小化寄生电容对电路性能的影响。特别是，本发明人已经确定由于漏极和衬底之间以及源极和衬底之间的结电容，本领域需要最小化寄生电容的影响。

发明概述

根据本公开的一个实施例，提供了一种晶体管，包括：

第一类型的掺杂材料的半导体材料制成的阱，所述阱耦合到背栅端子，

分别耦合到互补于第一类型的第二类型的掺杂材料相应区域的源极和漏极端子，这些区域分别设置在所述阱内，并

在源区和漏区之间延伸的区域中设置在半导体衬底上的栅极端子，

其中，所述背栅端连接到参考电压源，所述参考电压源具有超过从源端子到漏极端子由晶体管携带的信号的电压限制的电压，并且当所述晶体管处于导通时，来自参考电压源的电压被提供到背栅端子，而当所述晶体管处于关闭时，来自参考电压源的电压不被提供到背栅端子。

根据本公开的一个实施例，提供了一种电路，包括：

MOSFET晶体管，包括源极端子、漏极端子、栅极端子和背栅端子，

耦合到所述源极端子的信号源，以产生在高和低电压极限之间变化的输入信号，

参考电压源，当所述晶体管处于导通时，所述参考电压源耦合到所述背栅端子，而当所述晶体管处于关闭时，所述参考电压源不耦合到背栅端子，所述参考电压源具有这样的电压，该电压超过所述信号源的电压限制之一。

根据本公开的一个实施例，提供了一种用于采样模拟输入信号的电路，其包括：

设置在耦合到地的基板上的晶体管，源极和漏极设置在所述晶体管的背栅极中，模拟输入被提供给所述晶体管的源极与漏极中的一个，以及所述背栅极接收具有低于地的值的背栅电压，其中当所述晶体管导通时，所述背栅电压被提供，当所述晶体管关闭时，不提供所述背栅电压；和