[发明专利]具备双稳态电路和非易失性元件的存储电路

说明书

技术领域

本发明涉及存储电路，例如涉及具备双稳态电路和非易失性元件的存储电路。

背景技术

已知一种存储装置(例如专利文献1)，将存储在SRAM(Static Ramdom Access Memory，静态随机存取存储器)的双稳态电路的数据非易失性地存入(store)到铁磁性隧道结元件(MTJ)，切断双稳态电路的电源，之后，在双稳态电路的电源接通时将数据从MTJ恢复(restore)至双稳态电路。通过将该存储装置用在微处理器、系统级芯片、微控制器、FPGA(Field Programmable Gate Array，现场可编程门阵列)或CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)逻辑等中，能削减消耗电力。

在先技术文献

专利文献

专利文献1：国际公开2009/028298号

发明的概要

发明要解决的课题

在专利文献1的存储电路中，由于能将双稳态电路的数据非易失性地存入MTJ，因此能切断双稳态电路的电源。由此，能大幅抑制待机时的消耗电力。但是，在电源接通的期间，与通常的SRAM相比，消耗电力变大。

发明内容

本发明鉴于上述课题而提出，目的在于削减消耗电力。

用于解决课题的手段

本发明的存储电路的特征在于，具备：双稳态电路，其存储数据；非易失性元件，其非易失性地存入被所述双稳态电路所存储的数据，将非易失性地存入的数据恢复至所述双稳态电路；和控制部，其在不从所述双稳态电路进行数据的读出或写入的期间长于给定期间的情况下，非易失性地存入被所述双稳态电路所存储的数据，并切断所述双稳态电路的电源，在不进行所述数据的读出或写入的期间短于所述给定期间的情况下，不进行存储在所述双稳态电路的数据的非易失性的存入，使所述双稳态电路的电源电压低于从所述双稳态电路进行数据的读出或写入的期间的电压。根据本发明，能削减消耗电力。

在上述构成的基础上，能构成为：所述控制部判定不从所述双稳态电路进行数据的读出或写入的期间长于还是短于给定期间，在判定为不从所述双稳态电路进行数据的读出或写入的期间长于给定期间的情况下，非易失性地存入被所述双稳态电路所存储的数据，并切断所述双稳态电路的电源，在判定为不进行所述数据的读出或写入的期间短于所述给定期间的情况下，不进行存储在所述双稳态电路的数据的非易失性的存入，使所述双稳态电路的电源电压低于从所述双稳态电路进行数据的读出或写入的期间的电压。

在上述构成的基础上，所述给定期间为如下期间以上的长度，该期间为：在所述给定期间的时间段使所述双稳态电路的电源电压较低的情况下的消耗电力与将数据存入所述非易失性元件以及使其恢复时的消耗电力相同的期间。

在上述构成的基础上，能构成为：将从用于将数据存入所述非易失性元件的能量中减去在将数据存入所述非易失性元件的期间使所述双稳态电路的电源电压较低的情况下的能量而得到的能量设为E_store^SC，将从用于从所述非易失性元件恢复数据的能量中减去在从所述非易失性元件恢复数据的期间使所述双稳态电路的电源电压较低的情况下的能量而得到的能量设为E_restore^SC，将使所述双稳态电路的电源电压较低的情况下的消耗电流设为I_LS^NV，将切断所述双稳态电路的电源的情况下的消耗电流设为I_L^SD，将使所述双稳态电路的电源电压较低的情况下的电源电压设为V_sleep的情况下，则所述给定期间为(E_store^SC+E_restore^SC)/((I_LS^NV-I_L^SD)×V_sleep)以上。

在上述构成的基础上，能构成为：所述非易失性元件的一端与所述双稳态电路内的节点连接，另一端与控制线连接。

在上述构成的基础上，能构成为：所述非易失性元件通过在所述一端与所述另一端间流过的电流来非易失性地存入被所述双稳态电路所存储的数据。