[发明专利]用于制造抗DPA的逻辑电路的方法

说明书

技术领域

本发明总体上涉及电子和逻辑电路领域、尤其是所谓的专用集成电路或所谓ASIC。具体而言，本发明涉及一种用于制造逻辑电路、尤其是专用集成电路的方法，该逻辑电路至少部分由标准元件或标准函数、所谓的标准单元构成。在此，以硬件描述语言编写的逻辑电路的描述被翻译程序转换成至少大部分由所谓的标准单元构成的对相应物理电路的描述、即转换成所谓的网表。

背景技术

尤其是被实现为所谓的集成电路的逻辑或电子电路目前形成尤其是计算机技术中的任何电子设备的基础。电子电路通常由安放在单个衬底（例如半导体衬底等等）上并彼此接线的电子器件构成。集成电路因此由大量不同类型的器件以及单晶衬底上或单晶衬底中的经连接的导线组构成。通过该集成才可以在小空间上提供广泛的功能和应用。通过集成电路才能在技术上实现大量应用（例如在移动设备、SIM卡、RFID、移动电话等等中），因为这些应用通常过于昂贵、过于复杂、过于功率密集或者过大（例如对于装入到相应设备中而言）。

如果逻辑或集成电路是针对专门的应用创建的，则这些电路常常被称为专用集成电路或application-specific integrated circuit（专用集成电路）或简称ASIC。ASIC因此被用在许多不同电子设备中，例如从收音机闹钟、移动无线电设备到大功率计算机。开发在实现以后不再可操纵的专用集成电路或ASIC的目的尤其在大批量制造的情况下是相对于电路的分立构造而言节省成本。尤其是在数字ASIC的情况下，相应集成电路可以针对相应应用被设计为使得由该ASIC于是以空间、消耗、成本和/或功率优化的方式工作。与诸如现场可编程门阵列（FPGA）或可编程逻辑电路（PLD）的其它逻辑电路的区别尤其是在于，在ASIC的情况下，集成电路的功能性在制造时被明确地确定并且不能再被使用者改变。在此，现代ASIC常常不仅包括简单逻辑函数或逻辑门，而且也包括系统块、存储器块、处理器等等以便实现所期望的功能性或函数。

为了创建或为了设计ASIC或专用集成电路，通常使用所谓的硬件描述语言，比如所谓的超高速集成电路硬件描述语言（VHDL）或Verilog。在此，该硬件描述语言是一种可用来描述集成电路的运算及其设计的形式语言。以硬件描述语言来编写对相应逻辑电路——即例如时序和/或（空间）电路结构——的描述。

从用硬件描述语言创建的对逻辑电路或ASIC的描述中于是借助于翻译程序——所谓的综合工具——来生成对相应物理电路或ASIC的描述——所谓的网表。该过程亦称综合。在综合时，基于利用硬件描述语言编写的描述来从预先计划或按照目录可用的元素——所谓的标准单元——中为逻辑电路或ASIC组装分别预先给定的函数，所述元素可以以翻译程序或综合工具的库的形式来提供。这些标准单元例如可以专门为制造过程来设计，其中相应标准单元的布局在电路的设计开始以前就已经确定。于是，综合的结果是对相应物理电路或ASIC的描述——所谓的网表，所述网表大部分由标准单元（例如逻辑门、存储器块等等）构成。网表在电子设备或电路设计的范围内通常是对在电路中或在ASIC中所包含的标准单元之间的连接的描述。

这样实现和实施的逻辑电路、尤其是ASIC具有对要处理的数据的严格依赖性。也就是说，在电路中实施的逻辑与要执行的函数以及在此所使用和/或所产生的数据存在紧密关联。这尤其是可能在与安全性相关的电路/ASIC的情况下或者在具有嵌入式安全关键系统的电路/ASIC的情况下对于攻击者而言是攻击点。在此，尤其是使用所谓的Side-Channel-Attacks(旁路攻击)或者旁路攻击。

在旁路攻击的情况下，通常观察由逻辑电路执行的函数和/或算法，并且尝试找出所观察的数据与相关的、即经操纵的数据（例如密钥、经加密数据等等）之间的关联。这些信息例如从对算法的运行时的分析、电路在执行函数期间的能耗等等中获得。在此，例如使用简单和/或差分损耗功率分析的方法。

在简单损耗功率分析中，电路或ASIC在例如安全关键（例如密码）函数期间的能耗被直接记录。由于能耗根据分别在电路中执行的运算而改变，因此可以推断出ASIC的电路构造、所执行的函数以及安全关键数据。在差分损耗功率分析中，电路或ASIC的能耗不仅被记录，而且被静态地分析。在此，利用能耗中的测量偏差，以便能够推断出与安全相关的函数和/或数据。差分损耗功率分析尤其是应用于针对简单损耗功率分析出现过大干扰的电路中等等。因此可以借助于损耗功率分析根据对在电路/ASIC中执行函数时的能耗的分析来探出尤其是秘密和/或敏感数据、比如密钥等等。