[发明专利]可再构成的半导体装置

说明书

技术领域

本发明涉及一种可再构成的半导体装置。

背景技术

FPGA(Field-Programmable Gate Array，现场可编程门阵列)等可切换电路构成的PLD(Programmable Logic Device，可编程逻辑装置)得到广泛使用。申请人或发明者以存储胞单元(memory cell unit)实现电路构成，并且开发出作为可再构成的半导体装置的「MPLD(Memory-based Programmable Logic Device，基于存储器的可编程逻辑装置)」(注册商标)。MPLD是例如揭示于下述专利文献1中。MPLD将被称为MLUT(Multi Look-Up-Table，多重查找表)的存储器阵列(memory array)互相连接。MLUT存储真值数据，构成配线要素与逻辑要素。MPLD通过将该MLUT排列成阵列状并互相连接而实现与FPGA大体同等的功能。

另外，MPLD是通过将MLUT用作逻辑要素与配线要素这两种要素，而使逻辑区域与配线区域具有灵活性的装置，与具有专用于存储胞单元间的连接的切换电路的FPGA不同。

[背景技术文献]

[专利文献]

[专利文献1]日本专利特开2010-239325号公报

发明内容

[发明要解决的问题]

MPLD具有与在每个存储胞单元具有专用的开关电路的FPGA不同的存储胞单元，而且，能以标准CMOS(Complementary Metal Oxide Semiconductor，互补金氧半导体)逻辑制程进行制造，因此可实现低价格化。然而，因为MPLD并非同步型，所以在用作同步存储器的情况下，无法满足同步存储器的性能。因此，申请人提出可在存储胞单元的标准制造制程中用作同步型存储器的MPLD。

本发明的一实施方式的半导体装置的目的在于，使用集成电路中面积效率最高的存储胞单元，而廉价地提供同步/非同步的存储胞单元。

[解决问题的技术手段]

解决所述课题的方式通过以下的项目表示。

1.一种半导体装置，是可再构成的半导体装置；且

包括构成阵列并且互相连接的多个逻辑部；

所述各逻辑部包括第1及第2存储胞单元对；

所述各第1及第2存储胞单元如果要写入以将由多个地址特定的输入值的逻辑运算输出至数据线的方式构成的真值表数据，则作为逻辑要素进行动作，及/或如果要写入以将由某个地址特定的输入值输出至连接于其他存储胞单元的地址的数据线的方式构成的真值表数据，则作为连接要素进行动作；

在所述第1存储胞单元的后段具有与时钟同步的顺序电路；且

所述逻辑部还在每个第1及第2存储胞单元对具有选择部，该选择部按照动作切换信号对所述第1或第2存储胞单元选择性地输出地址。

2.根据项目1所述的半导体装置，其中所述逻辑部在每个第1及第2存储胞单元中具有地址解码器(address decoder)，该地址解码器将从N条(N为2以上的整数)地址线输入的地址解码并对字线(word line)输出字选择信号；

所述第1及第2存储胞单元分别包含多个存储元件，这些存储元件连接于所述字线与数据线，分别存储构成真值表的数据，且根据从所述字线输入的所述字选择信号，对所述数据线输入输出所述数据；且

所述第1及第2存储胞单元的各者的N条地址线分别连接于其他N个逻辑部的存储胞单元的数据线。

3.根据项目1或2所述的半导体装置，其与被试验装置连接；且

所述第2存储胞单元按照规定所述被试验装置的逻辑电路的真值表数据，可再构成与所述被试验装置相同的逻辑电路，并且判断所述第1存储胞单元组件中存储的所述被试验装置输出的期望值与所述被试验装置的输出是否一致。

4.根据项目1至3中任一项所述的半导体装置，其还包括模拟电路部；

所述模拟电路部包括配置成阵列状的多个电路单元；

所述各电路单元包括模拟数字转换器、数字模拟转换器、及运算放大器(operational amplifier)；

由所述电路单元的模拟数字转换器、数字模拟转换器、及运算放大器电路构成将成为再构成对象的模拟电路分割为多个功能方块而成的功能方块，且将该电路构成的多个电路单元中的任一个互相以模拟开关(analog switch)连接，由此构成所述再构成对象的模拟电路。