[发明专利]外延掺杂的锗锡合金的形成方法

说明书

发明背景

发明领域

在此描述的技术涉及半导体装置的制造。更详言之，描述使用四族合金材料而形成场效应晶体管的方法。

相关技术的描述

锗是用于CMOS晶体管的第一材料之一。然而，由于相较于锗，硅大量丰存，所以硅已成为CMOS制造上的占极大优势的半导体材料的选择。当根据摩尔定律装置几何大小减少时，晶体管部件的尺寸使工程师在致力于制作更小、更快、使用更低功率、且生成更少热的装置上面临挑战。例如，当晶体管的尺寸减少，晶体管沟道区域变得更小，且沟道的电子性质变得更不可行，且电阻率更高、阈值电压也更高。

通过使用嵌在源极/漏极区域中的硅锗压力源(stressor)，而增加硅沟道区域中的载子迁移率，此强化硅的本征迁移率。然而，对于未来的节点而言，需要更高迁移率的装置。

已建议转换至迁移率比硅更高的材料，诸如用于pMOSFET的锗。然而，锗的迁移率并未比应变硅卓越，除非锗也经应变。最近，已发现生长在源极漏极区域上的锗锡(GeSn)具有制作卓越锗pMOSFET沟道的应变，这是利用锗/GeSn晶格的不匹配。

横跨材料结构之一者或材料结构的层叠的导电率是CMOS形成上的重要面向(facet)。整体导电率是载子迁移率、载子浓度、与材料间能带对准(band alignment)的函数。在这些方面，GeSn是具有吸引力的。高载子迁移率层将比低迁移率层更受惠于增加的载子浓度。掺杂是一种增加载子浓度的手段，然而现有技术中并未公开掺杂GeSn层的方法。因此，持续需要选择性形成高迁移率半导体元件以及操纵相关导电率的方法和设备。

发明概述

在此提供用于在半导体基板上形成导电层的方法和设备。在一个实施例中，GeSn层可选择性形成在基板的半导体表面上，这是通过以下步骤实现：将基板定位在处理腔室中，该基板具有介电表面和半导体表面二者；将锗氢化物前驱物、锡前驱物和掺杂剂共同流入该处理腔室中；外延生长GeSn层，直到达到期望的层厚度为止；将蚀刻剂流进该处理腔室中，该蚀刻剂包含卤素气体；和重复该外延生长和蚀刻步骤，直到具有期望的整体厚度的GeSn层选择性生长在非介电表面上为止。该锡前驱物与掺杂剂的流量可在生长程序期间改变。蚀刻剂的流入也包括：使该掺杂剂与锡前驱物流入，以减少掺杂剂与锡的损失。

在另一实施例中，GeSn层可选择性形成在基板的半导体表面上，这是通过以下步骤实现：将基板定位在处理腔室中，该基板具有介电表面与半导体表面二者；将锗氢化物前驱物、锡前驱物、蚀刻剂和掺杂剂共同流入该处理腔室中，该蚀刻剂包含卤素气体；和外延生长锗锡层，直到生长期望的整体厚度为止，其中该蚀刻剂将防止GeSn生长于介电层上。沉积期间，可改变锡前驱物和掺杂剂的流量。

锗前驱物可以是氢化物，且锡前驱物可以是锡的卤化物。可将蚀刻剂(例如卤化物气体)纳入反应混合物，以控制基板的半导体区域与介电区域上的沉积选择性。

一或多个实施例可包括这样的半导体基板：具有介电区域与半导体区域二者的上表面，和沉积在该上表面上的受掺杂的结晶锗锡层，其中该锡与掺杂剂浓度于该层内的某些区域改变。

附图简要说明

因此，通过参考实施例(一些实施例图示于附图中)，可获得于上文中简要概括的本发明的更具体描述，而能详细理解本发明的上述特征。然而应注意，附图仅描绘本发明的典型实施例，因而不应将所述附图视为限制本发明的范围，因为本发明可允许其他同等有效的实施例。

图1是概括根据一个实施例的方法的流程图。

图2是概括根据另一实施例的方法的流程图。

图3描绘通过上述方法形成的基板，该方法包括源极/漏极区域上的选择性沉积。

为便于理解，如可能则使用相同标号来表示附图所共有的相同元件。预期一个实施例中公开的元件可有利地用于其他实施例，而无需特别叙述。

具体描述