[发明专利]微链路高带宽的芯片到芯片总线

说明书

技术领域

本公开一般涉及芯片封装的设计。更具体地，本公开涉及包括导致阻抗值的分布和其中反射在符号时间内达到稳态值的相当大部分的高信号密度总线的芯片封装的设计。

背景技术

为了实现计算机系统中的高性能，在芯片封装上的芯片间通信信道需要在计算机系统组件之间提供高带宽和低延迟通信。但是，现有芯片间通信信道使用的技术开始接近它的极限。例如，许多现有芯片间通信信道包括与对应的参考地或返回路径配对的信号线。因此，随着信号线数增加，返回路径数也增加。令人遗憾地，存在芯片封装内此类互连数的极限。因此，随着信号线和对应的返回路径数增加，芯片间通信信道的所需数目开始接近它们的极限，其将限制通信带宽、增加延迟并且因此降低性能。

因此，需要的是不遭受上述问题的芯片封装。

发明内容

本公开的一个实施例提供一种芯片封装：包括基板、布置在基板上的第一连接器、布置在基板上的第二连接器、和布置在基板上的微链路。第一连接器可以耦接到第一组件并且第二连接器可以耦接到第二组件。此外，微链路可以具有耦接到第一连接器的第一端和耦接到第二连接器的第二端。此外，微链路可以包括与返回路径相比较更多的信号线并且微链路的长度可以小于预定义的值。结果，微链路可以导致阻抗值的分布，并且当在第一组件与第二组件之间通过微链路中的信号线的至少一个传送符号时，多次反射在符号时间内达到稳态值的相当大的部分。

注意第一组件和第二组件可以包括集成电路。

此外，长度可以大致小于4mm和/或符号时间可以大致小于50ps。此外，阻抗值的分布可以包括40-350Ω的阻抗值。

在一些实施例中，信号线的数目与返回路径的数目的比率可以是至少10比1。

微链路可以便于在第一组件和第二组件的平面中第一组件和第二组件的2维集成。可替换地，微链路可以便于在垂直于第一组件和第二组件的平面的方向中第一组件和第二组件的3维集成。

注意至少信号线的子集可以被布置在垂直栈中，其中返回路径在公共参考平面中。

此外，符号可以利用微链路在第一连接器和第二连接器之间的任一方向中传送。

另外，基板可以包括陶瓷材料和/或有机材料。

另一个实施例提供包括芯片封装的系统(诸如电子设备)。此系统可以或可以不包括处理器和存储程序模块的存储器。

另一个实施例提供用于在第一组件和第二组件之间利用芯片封装中的微链路传送符号的方法。在该方法期间，符号被从第一组件驱动到微链路中的信号线路上，其中微链路包括与返回路径相比较更多的信号线，微链路的长度小于预定义的值，并且微链路可以导致阻抗值的分布。然后，在多次反射在符号时间内达到稳态值的相当大的部分之后，在第二组件处通过信号线接收符号。

附图说明

图1是示出了根据本公开的实施例的包括组件之间的微链路的芯片封装的顶视图的方框图。

图2A是示出了根据本公开的实施例的图1的芯片封装中的微链路的横截面的侧视图的方框图。

图2B是示出了根据本公开的实施例的图1的芯片封装中的微链路的横截面的侧视图的方框图。

图3是示出了根据本公开的实施例的包括芯片封装的系统的方框图。

图4是示出了根据本公开的实施例的用于利用图1的芯片封装中的微链路在组件之间传送符号的方法的流程图。

注意类似的标准数字指代贯穿附图的对应部分。此外，多个实例的相同类型部分由与用虚线分离的实例数目的常见前缀指定。

具体实施方式

芯片封装的实施例，描述包括芯片封装的系统和用于利用芯片封装中的微链路在组件之间传送符号的技术。此芯片封装包括布置在基板上的组件之间的微链路。微链路可以是具有导致阻抗值的分布的共享参考平面的超短多导线传输线。此外，在传输线中的合成信号轨迹每个都可以通过保证多次反射在符号时间内达到稳态值的相当大的部分来支持一次一个符号的通信。

通过去除芯片封装中的参考地或返回路径，并且从而容许在信号线数目和对应返回路径数目的大的不对称性(诸如10比1或15比1)，微链路可以便于在低延迟的情况下组件之间的通信带宽的继续的缩放。以这种方式，微链路可以增加包括芯片封装的计算机系统的性能。