[发明专利]具有正交底层虚拟填充的叠盖目标

说明书

技术领域

本发明一般来说涉及用于叠盖计量的叠盖目标的领域且更特定来说，涉及设计及使用具有正交底层虚拟填充的叠盖目标。

背景技术

通常通过产生安置于衬底(例如硅晶片)上的多个层来制造半导体装置。各种工艺层之间的对准通常经控制以确保所得装置的适当功能性及性能。形成于两个或两个以上连续层内的装置特征或结构之间的不对准通常称为叠盖误差。检测及校正晶片上的经图案化层之间的叠盖误差的能力对于制造集成电路及其它半导体装置是关键的。

叠盖计量是用于通常通过分析接近于所关注的一个或一个以上装置层安置的叠盖“目标”或“标记”来确定经图案化装置层之间的不对准或叠盖误差的已知技术。举例来说，可经由与各种经图案化装置层一起印刷于晶片上的测试图案(即，一个或一个以上叠盖目标结构)来执行叠盖测量。叠盖计量系统可包含成像工具，所述成像工具经配置以收集图像帧，所述图像帧由处理单元分析以确定构成装置及目标层的图案元素的相对位移或不对准。

当前应用数项技术来维持或改善支撑叠盖目标的衬底的工艺兼容性。举例来说，可在衬底上安置一个或一个以上经图案化虚拟填充层(即，非功能性结构或特征)以实现在设计规则下特定半导体制造或测试设备所需的空间属性或物理特性。此外，形成计量目标的目标结构或层的图案元素可由标称地小于选定分段或子图案的特征构造以改善工艺兼容性。

尽管存在现有解决方案，但此项技术内的缺点继续导致对叠盖计量目标的工艺损坏或与半导体制造设计规则的目标兼容性的不足。当前技术水平中的一些缺陷包含：由于化学机械抛光所致的目标内或附近的凹陷；由于不兼容图案密度所致的目标附近的蚀刻偏差；由于目标中的设计规则违反所致的所制造装置中的后续寄生电容；导致叠盖测量中的计量偏差的目标的光刻不兼容性；以及光罩及晶片上的计量占用面积增加到过大目标大小。

发明内容

本发明针对于用以纠正当前技术水平中的一个或一个以上缺陷的包含正交底层虚拟填充的叠盖目标设计。在一个方面中，本发明针对于包含形成至少一个叠盖目标结构的一个或一个以上经分段叠盖图案元素的叠盖目标。所述叠盖目标进一步包含形成至少一个虚拟填充目标结构的一个或一个以上非作用图案元素。所述一个或一个以上非作用图案元素中的每一者可包含沿正交于至少一个接近安置的叠盖图案元素的分段轴的轴而分段的虚拟填充。根据各种实施例，所述目标结构或层中的每一者可由连续安置于例如硅晶片的衬底上的单独工艺层形成。

在另一方面中，本发明针对于用于对衬底执行叠盖测量的叠盖计量系统。所述系统可包含样本载台，所述样本载台经配置以支撑衬底，其中叠盖目标安置于所述衬底上，所述叠盖目标包含形成至少一个叠盖目标结构的一个或一个以上经分段叠盖图案元素，所述叠盖目标进一步包含形成至少一个虚拟填充目标结构的一个或一个以上非作用图案元素，所述一个或一个以上非作用图案元素中的每一者包含沿正交于至少一个接近安置的叠盖图案元素的分段轴的轴而分段的虚拟填充。所述系统可进一步包含：至少一个照明源，其经配置以照明所述叠盖目标；及至少一个检测器，其经配置以接收从所述叠盖目标反射、散射或辐射的照明。通信地耦合到所述检测器的至少一个计算系统可经配置以利用与从所述叠盖目标反射、散射或辐射的照明相关联的信息(例如，一个或一个以上图像帧或对比数据)来确定安置于所述衬底上的至少两个层之间的不对准。在一些实施例中，所述叠盖及虚拟填充目标结构为两重或四重旋转对称的以允许特定制造或计量优点。然而，并非所有应用均需要两重或四重旋转对称，例如采用散射测量叠盖(SCOL)或基于衍射的叠盖(DBO)计量目标的应用。

在又一方面中，本发明针对于一种对衬底执行叠盖计量的方法，所述方法包含至少以下步骤：照明安置于所述衬底上的叠盖目标，所述叠盖目标包含形成至少一个叠盖目标结构的一个或一个以上经分段叠盖图案元素，所述叠盖目标进一步包含形成至少一个虚拟填充目标结构的一个或一个以上非作用图案元素，所述一个或一个以上非作用图案元素中的每一者包含沿正交于至少一个接近安置的叠盖图案元素的分段轴的轴而分段的虚拟填充；检测从所述叠盖目标反射、散射或辐射的照明；及利用与所述所检测照明相关联的信息来确定安置于所述衬底上的至少两个层之间的不对准。

应理解，前述大体描述及以下详细描述两者均仅为示范性及阐释性且未必限制本发明。并入说明书中且构成说明书的一部分的附图图解说明本发明的标的物。所述描述及图式一起用于阐释本发明的原理。

附图说明

所属领域的技术人员可通过参考附图来更好地理解本发明的众多优点，在附图中：