[实用新型]测试结构

说明书

技术领域

本实用新型涉及半导体制造领域，尤其涉及一种测试结构。

背景技术

半导体芯片在制造完成之后通常需要对其进行一系列性能测试，例如采用WAT（Wafer Acceptance Test,晶圆可接受测试）以及CP（Chip Probe，探针测试）等对生产完成的半导体芯片进行测试。

然而，在现有技术中对半导体芯片进行深入测试时，却发现半导体芯片的SRAM区低压测试时性能未能合格，经常检测到半导体芯片PMOS的其中一项电压Vt出现了大约0.7V的偏差。

请参考图1，图1为现有技术中测试结构的结构示意图；所述结构为NMOS（N型金属氧化硅半导体）或者PMOS（P型金属氧化硅半导体）结构，包括设有源极和漏极的有源区（AA）10，在所述有源区10上形成有栅极20和通孔连线30，其中，所述栅极20连接一栅极测试盘G，所述源极通过所述通孔连线30连接一源极测试盘S，所述漏极通过所述通孔连线30连接一漏极测试盘D，在进行测试时，只需对栅极测试盘G、源极测试盘S以及漏极测试盘D施加相应的电流或电压，并测试出相应的电流或电压即可。

然而，由于现有技术中仅仅检测单独的NMOS或者单独的PMOS，无法检测出有效的检测出导致Vt电压异常的原因。

实用新型内容

本实用新型的目的在于提供一种测试结构，能够全面的监测NMOS和PMOS的性能。

为了实现上述目的，本实用新型提出了一种测试结构，包括：

至少一个PMOS和NMOS，所述PMOS和NMOS紧靠成对排列，所述PMOS和NMOS均设有源极、漏极、栅极和有源区。

进一步的，所述测试结构还包括多个通孔连线，所述通孔连线分别与所述栅极、源极和漏极连接。

进一步的，所述PMOS和NMOS公用一个栅极。

进一步的，所述测试结构还包括一个栅极测试盘，所述栅极测试盘与所述栅极通过通孔连线连接。

进一步的，所述测试结构还包括两个源极测试盘，所述源极测试盘分别与PMOS的源极、NMOS的源极通过通孔连线连接。

进一步的，所述测试结构还包括两个漏极测试盘，所述漏极测试盘分别与PMOS的漏极、NMOS的漏极通过通孔连线连接。

进一步的，所述PMOS和NMOS分别单独设有一个栅极，所述栅极为梳状结构。

进一步的，所述测试结构还包括两个栅极测试盘，所述栅极测试盘与PMOS的栅极、NMOS的栅极通过通孔连线连接。

进一步的，所述测试结构还包括两个源极测试盘，所述源极测试盘与PMOS的源极、NMOS的源极通过通孔连线连接。

进一步的，所述测试结构还包括两个漏极测试盘，所述漏极测试盘与PMOS的漏极、NMOS的漏极通过通孔连线连接。

与现有技术相比，本实用新型的有益效果主要体现在：测试结构包括紧贴成对排列的NMOS和PMOS，通过对NMOS和PMOS的检测，能够检测出NMOS和PMOS两者之间的相互影响，全面的监测NMOS和PMOS的性能，有效的提高检测的准确性。

附图说明

图1为现有技术中测试结构的结构示意图；

图2为本发明实施例一中测试结构的结构示意图；

图3为本发明实施例二中测试结构的结构示意图。

具体实施方式

下面将结合示意图对本实用新型的测试结构进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本实用新型由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本实用新型。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。