[实用新型]测试结构

说明书

技术领域

本实用新型涉及半导体制造领域，尤其涉及一种测试结构。

背景技术

随着半导体器件尺寸的持续缩小，传统的生产工艺遭遇到很多挑战。同时，传统中的一些可以接受的生产误差在尺寸越来越小的情况下得到了恶化，该类误差已经开始影响半导体器件的良率。

半导体器件在传统工艺中形成的通孔连线和栅极、有源区（Active Area，AA）往往存在几纳米的重叠偏差，由于传统工艺中的通孔连线和栅极、有源区尺寸较大，几纳米的重叠偏差不会影响通孔连线和栅极、有源区的连接，并不会影响整个半导体器件的良率，然而，随着半导体器件尺寸的缩小，通孔连线、栅极、有源区等的尺寸均变的更小，几纳米的重叠偏差便会影响通孔连线和栅极、有源区的连接，严重时直接导致整个半导体器件的报废。

在实际生产时，无法通过对半导体晶圆进行缺陷检测来判断通孔连线和栅极、有源区之间是否存在重叠偏差，线上通常会使用SEM（Scanning Electron Microscope，扫描式电子显微镜）对半导体晶圆进行检测或者将半导体晶圆进行FIB（Focused Ion Beam，聚焦离子束）切割，再采用TEM（Transmission Electron Microscope，透射式电子显微镜）进行精确分析。

然而，线上SEM测量会受到栅极和通孔连线的形貌以及边界效应影响，而且测量精度受到机台的限制和人为的影响，误差较大。若使用高精度的SEM会增加生产成本。若把半导体晶圆进行FIB切割后再进行TEM精确分析，在运输过程中、样品制作过程中不可避免的会对半导体晶圆造成污染，给晶圆的质量带来潜在的隐患，同时，检测时间周期较长，无法在段时间内得到结果，不利于进行量产。

实用新型内容

本实用新型的目的在于提供一种测试结构，能够在及时迅速的检测出通孔连线和栅极之间是否存在重叠偏差。

为了实现上述目的，本实用新型提出了一种测试结构，用于检测通孔连线和栅极之间的重叠偏差，所述结构包括：栅极、有源区和多个通孔连线，所述通孔连线包括至少一个栅极通孔连线和多个有源区通孔连线，其中，所述栅极通孔连线形成在所述栅极上，所述有源区通孔连线形成在所述有源区上，并位于所述栅极的两侧与所述栅极保持预定距离S。

进一步的，位于所述栅极两侧的有源区通孔连线以所述栅极所在的直线呈线对称排列。

进一步的，所述有源区通孔连线与所述栅极的预定距离S的范围为0～NA纳米，其中，N为大于等于1的整数，A为版图设计工艺规定下的最小距离。

进一步的，所述有源区通孔连线按照与所述栅极保持预定距离S由小到大的排列方式依次排列。

进一步的，所述有源区通孔连线的个数范围是2～30个。

进一步的，所述测试结构形成于半导体晶圆的切割道上。

进一步的，所述测试结构为多个，分别位于所述切割道不同部位。

进一步的，所述有源区为NMOS有源区。

与现有技术相比，本实用新型的有益效果主要体现在：在栅极两侧不同距离处形成多个有源区通孔连线，并在栅极上形成至少一个栅极通孔连线，使用0.5KV～2KV电压的SEM对测试结构进行观察，正常情况下有源区通孔连线和栅极通孔连线均是暗的，若通孔连线发生了偏移并且与所述栅极以及有源区紧贴时便会变亮，通过检测测试结构中是否存在一个或者多个发亮的通孔连线，便能够检测出通孔连线与栅极之间是否存在重叠偏差，在较小的尺寸下具有很高的灵敏性，能够缩短检测时间，提高检测精度。

附图说明

图1为本实用新型实施例一中测试结构的俯视图；

图2为本实用新型实施例二中测试结构的俯视图；

图3为正常情况下通孔连线和栅极的结构示意图；

图4为通孔连线和栅极存在重叠偏差时的结构示意图。

具体实施方式

下面将结合示意图对本实用新型的测试结构进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。